KR100215859B1 - Cmos and method for fabricating the same - Google Patents
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Abstract
반도체소자에 관한 것으로 특히, 누설전류 감소 및 신뢰도 향상에 적당한 씨모스 및 그 제조방법에 관한 것이다. 이와 같은 씨모스는 제 1 도전형의 반도체기판, 상기 반도체기판의 소정영역에 형성되고, 중공의 홀을 갖는 형상으로 형성된 게이트 전극, 상기 게이트 전극의 외측 및 내측의 상기 반도체기판에 형성된 제 2 도전형 제 1 및 제 2 불순물 영역, 상기 게이트 전극을 포함한 기판전면에 형성된 제 1 절연막, 상기 제 1 절연막상에 형성되는 반도체층, 상기 반도체층 상에 상기 게이트 전극보다 작은 폭으로 형성되는 제 2 절연막, 상기 게이트 전극 내측 보다 작은 크기로 상기 제 2 절연막, 상기 반도체층 그리고, 상기 제 1 절연막에 형성된 콘택홀, 상기 콘택홀를 포함한 상기 제 2 절연막상에 형성된 제 1 도전형 제 2 불순물영역, 상기 제 1 도전형 제 2 불순물영역의 양측 반도체층에 형성되는 제 1 도전형 제 1 불순물 영역을 포함하여 누설전류 감소 및 셀 노드 커패시턴스의 증가로 인한 신뢰도 향상에 효과가 있는 씨모스 및 그 제조방법을 제공할 수 있다.The present invention relates to a semiconductor device suitable for reducing leakage current and improving reliability, and more particularly, to a semiconductor device. Such a CMOS is formed of a semiconductor substrate of a first conductivity type, a gate electrode formed in a predetermined region of the semiconductor substrate, having a hollow hole shape, and a second conductivity formed in the semiconductor substrate outside and inside the gate electrode. Type first and second impurity regions, a first insulating film formed on the front surface of the substrate including the gate electrode, a semiconductor layer formed on the first insulating film, a second insulating film formed on the semiconductor layer with a smaller width than the gate electrode A first conductivity type second impurity region formed on the second insulating film including the contact hole and the contact hole formed in the second insulating film, the semiconductor layer and the first insulating film, and having a smaller size than the inside of the gate electrode; The first conductive type impurity region is formed in both semiconductor layers of the first conductivity type impurity region to reduce the leakage current and the cell node coverage. It is possible to provide a CMOS and a method of manufacturing the same, which are effective in improving reliability due to an increase in capacitance.
Description
본 발명은 씨모스에 관한 것으로 특히, 누설전류 감소 및 신뢰도 향상에 적당한 씨모스 및 그 제조방법에 관한 것이다.The present invention relates to a CMOS, and more particularly, to a CMOS and a method for manufacturing the same suitable for reducing leakage current and improving reliability.
일반적으로 에스램(SRAM)은 리플레쉬(refresh)동작이 필요없고, 동작 타이 밍이 용이하다는 편리함 때문에 마이크로 컴퓨터와 액세스 시간 및 싸이를 시간을 같게 할 수 있고, 바이폴라 램과 같이 고속동작을 실현할 수 있도록 되어 있다. 또 대형 계산기의 버퍼 메모리, 슈퍼 컴퓨터의 메인 메모리, 제어 메모리 등에 광범위하게 사용되고 있다.In general, SRAM does not require refresh operation and is easy to operate, so the access time and the cycle time can be the same as those of a microcomputer, and high-speed operation can be realized like bipolar RAM. It is supposed to be. It is also widely used in buffer memory of large calculators, main memory of supercomputers, and control memory.
이와 같은 에스램은 플립플롭을 기본으로 하고 있으며, 그 부하 소자에 따라디D형 SRAM, 씨모스형 SRAM, 고저항 부하형 SRAM으로 구분된다.Such SRAMs are based on flip-flops, and are divided into D-type SRAMs, CMOS type SRAMs, and high resistance load type SRAMs according to the load elements.
이하에서 첨부된 도면을 참조하여 일반적인 씨모스 에스램의 회로 구성을 콘택홀하기로 한다.Hereinafter, a circuit configuration of a general CMOS SRAM will be contacted with reference to the accompanying drawings.
도 1은 일반적인 씨모스 에스램 셀의 회로도이다.1 is a circuit diagram of a general CMOS SRAM cell.
먼저, 일반적인 씨모스 에스램 셀은 두 개의 액세스 트랜지스터(TAl,TA2)와드라이버 트렌지스터(TDl,TD2)는 앤모스(NMOS)로 구성되고, 로드 트랜지스터(TLl,TL2)는 피모스(PMOS)로 구성되어 여섯 개의 트랜지스터가 서로 교차 접속되는 플립-플롭을 이룬다. 즉, 여섯 개의 트랜지스터(TAl,TA2,TD1,TD2,TLl,TL2)와 두 개의 기억 노드(C1,C2)로 구성되있다. 그리고, 기본 셀의 엔모스 액세스 트랜지스터(TAl,TA2)는 비트라인(B/L, B/L)과 콘택되고, 그 게이트는 워드 라인(W/L)과 콘택된다. 또한, 제 1 드라이버 트랜지스터(TDl)와 제 1 로드 트랜지스터(TLl)의 게이트가 연결되고, 또한 제 2 드라이버 트랜지스터(TD2)와 제 2 로드 트랜지스터(TL2)의 게이트가 연결된다. 그리고, 피모스(PMOS)의 제 1, 제 2 로드 트랜지스터(TLl,TL2)는 공급전압(Vcc)에 접속되고, 엔모스(NMOS)의 제 1, 제 2 드라이버 트랜지스터(TDl,TD2)는 접지 전압(Vss)에 접속된다.First, a typical CMOS SRAM cell includes two access transistors (TA l , TA 2 ) and driver transistors (TD l , TD 2 ) consisting of NMOS, and the load transistors (TL l , TL 2 ) It consists of a PMOS, forming six flip-flops with six transistors cross-connected to each other. That is, it consists of six transistors (TA l , TA 2 , TD 1 , TD 2 , TL l , TL 2 ) and two memory nodes (C 1 , C 2 ). The NMOS access transistors TA 1 and TA 2 of the base cell are in contact with the bit lines B / L and B / L, and the gate thereof is in contact with the word lines W / L. In addition, a gate of the first driver transistor TD 1 and the first load transistor TL 1 is connected, and a gate of the second driver transistor TD 2 and the second load transistor TL 2 is connected. The first and second load transistors TL 1 and TL 2 of the PMOS are connected to the supply voltage Vcc, and the first and second driver transistors TD 1 and TD of the NMOS. 2 ) is connected to the ground voltage Vss.
이와 같은 종래 씨모스 에스램 셀 및 그 제조방법을 첨부된 도면을 참조하여 콘택홀하기로 한다.The conventional CMOS SRAM cell and its manufacturing method will be contacted with reference to the accompanying drawings.
도 2는 종래 씨모스의 평면도이다.2 is a plan view of a conventional CMOS.
먼저, 종래 씨모스는 도 2에 나타낸 바와 같이, 반도체기판(1)의 소정영역에 수직한 방향으로 게이트전극(4)이 형성되어 있고, 상기 게이트 전극(4)과 교차하는 수직방향으로 채널영역(A) 및 오프-셋 영역(B)으로 사용되는 바디 폴리실리콘층(9)이 형성되어 있으며, 상기 오프-셋(B) 영역으로 사용되는 바디 폴리실리콘층(9)은 드레인영역으로 사용되는 기판과 동일도전형의 불순물 영역(10b)과 접속되며, 상기 바디 폴리실리콘층(9)중 채널영역(A)쪽으로는 소오스 영역으로 사용되는 기판과 동일도전형의 불순물 영역(10a)이 형성되어 있다. 이때, 드레인 영역으로 사용될 불순물 영역(10b)은 상기 반도체 기판(1)에 형성되는 기판과 반대도전형의 불순물 영역(도시하지 않음)과 접속되는 콘택홀(8)이 형성되어 있으며 상기 소오스 영역으로 사용되는 불순물 영역(10a) 아래의 반도체기판(1)에는 기판과 반대도전형의 불순물영역(도시하지 않음)이 형성되어 있다.First, as shown in FIG. 2, in the conventional CMOS, the gate electrode 4 is formed in a direction perpendicular to a predetermined region of the semiconductor substrate 1, and the channel region is intersected with the gate electrode 4. The body polysilicon layer 9 used as (A) and the off-set region B is formed, and the body polysilicon layer 9 used as the off-set (B) region is used as the drain region. It is connected to an impurity region 10b of the same conductivity type as the substrate, and an impurity region 10a of the same conductivity type as the substrate used as the source region is formed toward the channel region A of the body polysilicon layer 9. have. In this case, the impurity region 10b to be used as the drain region has a contact hole 8 connected to an impurity region (not shown) of the opposite conductivity type to the substrate formed in the semiconductor substrate 1, and is referred to as the source region. An impurity region (not shown) opposite to the substrate is formed in the semiconductor substrate 1 under the impurity region 10a to be used.
이와 같은 종래 씨모스의 단면 구조를 첨부된 도면을 참조하여 설명하기로 한다.A cross-sectional structure of such conventional CMOS is described with reference to the accompanying drawings.
도 3은 도 2의 I-I '선에 따른 종래 씨모스의 단면 구조도이다.3 is a cross-sectional structural view of a conventional CMOS according to line II ′ of FIG. 2.
먼저, 종래 씨모스는 활성영역 및 격리영역이 정의된 p형 반도체기판(1)의 격리영역에 필드산화막(2)이 형성되고, 상기 필드산화막(2)사이의 상기 반도체기판(1) 소정영역에 게이트 산화막(3)이 형성되며, 상기 게이트 산화막(3)상에는 게이트전극(4)이 형성되고, 상기 게이트전극(4)의 측면으로는 측벽 스페이서(5)가 형성되어 있으며, 상기 게이트전극(4)양측의 반도체기판(1)내에는 소오스/드레인으로 사용할 LDD구조의 n형 제 1, 제 2 불순물 영역(6a)(6b)이 형성되고, 상기 게이트전극(4)을 포함한 반도체기판(1)전면에 제 2 불순물 영역(6b)이 노출되도록 콘택홀(8)을 가진 산화막(7)이 형성되어 있으며, 상기 산화막(7)전면에 제 2 불순물 영역(6b) 상측으로 부터 제 1 불순물 영역(6a)으로 연장되는 바디 폴리실리콘층(9)이형성되고, 상기 게이트전극(4)과 소정간격 오버랩(overlap)되어 상기 게이트전극(4)의 일측 바디 폴리실리콘충(9)내에 p형 제 1 불순물 영역(10a)이 형성되며, 상기 게이트전극(4)의 타측 바디 폴리실리콘충(9)으로는 게이트전극(4)과 소정간격 오프-셋되어 p형 제 2 불순물 영역(10b)이 형성되어 있다. 이때, 상기 바디 폴리 실리콘층(9)중 게이트전극(4)상층은 채널영역(A)이고, 채널영역(A)과 p형 제 2 불순물 영역(10b)사이의 바디 폴리실리콘층(9)은 오프-셋 영역(B)이다.First, in the CMOS, a field oxide film 2 is formed in an isolation region of a p-type semiconductor substrate 1 in which an active region and an isolation region are defined, and a predetermined region of the semiconductor substrate 1 between the field oxide layers 2 is formed. A gate oxide film 3 is formed on the gate oxide film 3, a gate electrode 4 is formed on the gate oxide film 3, a sidewall spacer 5 is formed on a side surface of the gate electrode 4, and the gate electrode ( 4) n-type first and second impurity regions 6a and 6b of an LDD structure to be used as sources / drains are formed in the semiconductor substrates 1 on both sides, and the semiconductor substrate 1 including the gate electrode 4 is formed. An oxide film 7 having a contact hole 8 is formed over the entire surface of the second impurity region 6b, and the first impurity region is formed on the entire surface of the oxide film 7 from the upper side of the second impurity region 6b. A body polysilicon layer 9 extending to 6a is formed, and over a predetermined distance from the gate electrode 4 The p-type first impurity region 10a is formed in one body polysilicon insect 9 of the gate electrode 4 so as to overlap the other body polysilicon insect 9 of the gate electrode 4. Is offset from the gate electrode 4 by a predetermined interval to form the p-type second impurity region 10b. At this time, the upper layer of the gate electrode 4 of the body polysilicon layer 9 is the channel region A, and the body polysilicon layer 9 between the channel region A and the p-type second impurity region 10b is Off-set area B.
이와 같은 종래 씨모스의 제조방법을 첨부된 도면을 참조하여 콘택홀하기로 한다.A conventional method for manufacturing such CMOS is to be contacted with reference to the accompanying drawings.
도 4a 내지 도 4d는 도 2의 I-I '선에 따른 종래 씨모스의 제조공정 단면도이다.4A to 4D are cross-sectional views of a conventional CMOS manufacturing process taken along line II ′ of FIG. 2.
먼저, 도 4a에 나타낸 바와 같이, p형 반도체기판(1)의 소정영역에 통상의 공정을 사용하여 필드산화막(2)을 형성한다. 그다음, 상기 반도체기판(1)전면에 상게이트 산화막(3)과 게이트 전극용 폴리실리콘을 차례로 형성한후 선택적으로 패더닝(포토리소그래피공정 + 식각공정)하여 게이트 전극(4)을 형성한다.First, as shown in FIG. 4A, the field oxide film 2 is formed in a predetermined region of the p-type semiconductor substrate 1 using a conventional process. Next, an upper gate oxide film 3 and a gate electrode polysilicon are sequentially formed on the entire surface of the semiconductor substrate 1, and then selectively padded (photolithography process + etching process) to form the gate electrode 4.
도 4b에 나타낸 바와 같이, 상기 게이트 전극(4)의 측면에 측벽 스페이서(5)를 형성한다. 이어서, 상기 게이트 전극(4) 양측의 반도체기판(1)에 LDD 구조의 n형 제 1, 제 2 불순물 영역(6a)(6b)을 형성한다. 그다음, 상기 게이트 전극(4)을 포함한 반도체기판(1)전면에 산화막(7)을 형성한다. 그리고, 상기 n형 제 2 불순물 영역(6b)이 노출되도록 선택적으로 콘택홀(8)을 형성한다.As shown in FIG. 4B, sidewall spacers 5 are formed on the side surfaces of the gate electrode 4. Subsequently, n-type first and second impurity regions 6a and 6b of the LDD structure are formed in the semiconductor substrate 1 on both sides of the gate electrode 4. Next, an oxide film 7 is formed on the entire surface of the semiconductor substrate 1 including the gate electrode 4. The contact hole 8 is selectively formed to expose the n-type second impurity region 6b.
도 4c에 나타낸 바와 같이, 상기 제 2 불순물 영역(6b)상측으로 부터 제 1 불순물 영역(6a)으로 연장되는 산화막(7)전면에 바디 폴리실리콘층(9)을 형성한후, 상기 바디 폴리실리콘층(9)상에 감광막(PR)을 도포한후 노광 및 현상공정으로 채널영역을 정의하여 감광막(PR)을 패터닝하여 채널영역 마스킹용 감광막 패턴(PR)을 형성한다. 이때, 상기 감광막 패턴(PR)은 소오스영역이 게이트전극(4)과 부분적으로 오버랩(overlap)되고, 드레인영역과 게이트전극(4)이 오프-셋(off-set)되도록 패터닝한다. 이어서, 상기 감광막 패턴(PR)을 마스크로 이용한 이온 주입공정으로 p형 불순물 이온을 주입하여 상기 감광막 패턴(PR)이 형성되지 않은 바디 폴리실리콘층(9)내에 p형 제 1, 제 2 불순물 영역(10a)(10b)을 형성한다. 이때, 상기 바디폴리실리콘층(9)중 게이트 전극(4)위의 바디 폴리실리콘충(4)은 채널영역(A)이고. 채널영역(A)과 p형 제 2 불순물 영역(10b)사이의 바디 폴리실리콘층(9)은 오프-셋영역(B)이다.As shown in FIG. 4C, the body polysilicon layer 9 is formed on the entire surface of the oxide film 7 extending from the upper side of the second impurity region 6b to the first impurity region 6a. After the photoresist film PR is applied on the layer 9, the channel region is defined by an exposure and development process to pattern the photoresist film PR to form a photoresist pattern PR for masking the channel region. In this case, the photoresist pattern PR is patterned so that the source region partially overlaps the gate electrode 4, and the drain region and the gate electrode 4 are off-set. Subsequently, p-type impurity ions are implanted by an ion implantation process using the photoresist pattern PR as a mask to form p-type first and second impurity regions in the body polysilicon layer 9 on which the photoresist pattern PR is not formed. (10a) (10b) is formed. At this time, the body polysilicon insect 4 on the gate electrode 4 of the body polysilicon layer 9 is the channel region A. The body polysilicon layer 9 between the channel region A and the p-type second impurity region 10b is an off-set region B.
도 4d에 나타낸 바와 같이, 상기 감광막 패턴(PR)을 제거하여 종래 씨모스에스램을 완성한다.As shown in FIG. 4D, the photosensitive film pattern PR is removed to complete the conventional CMOS SRAM.
종래 씨모스에 있어서는 도 2에 나타낸 바와 같이 상기 바디 폴리실리곤층을 정의하기 위한 식각공정 도중 식각 데미지(damage)에 의해 바디 폴리실리콘층의 채널 에지부가 결함 상태로 되고 상기와 같은 결함 상태에 의해 바디 폴리실리콘층에 형성되는 소오스 영역과 드레인 영역 사이의 누설전류가 증가하여 대기(stand-b)y)시 전류가 증가하는 문제점이 발생하였다.In the conventional CMOS, as shown in FIG. 2, the channel edge portion of the body polysilicon layer is brought into a defective state by an etch damage during an etching process for defining the body polysilicon layer, and the body is deteriorated by the above defect state. The leakage current between the source region and the drain region formed in the polysilicon layer increases, causing a problem in that the current increases during standby (b).
본 발명은 상기한 바와 같은 종래 씨모스의 문제점을 해결하기 위하여 안출한 것으로 채널의 에지 영역 트랩을 통한 누설전류의 패스(path)를 제거하이 누설 전류를 방지하고 신뢰도를 향상시킨 씨모스 및 그 제조방법을 제공하는데 그 목적이 있다The present invention has been made to solve the problems of the conventional CMOS as described above to remove the path of the leakage current through the edge region trap of the channel to prevent leakage current and improve the reliability of the CMOS and its manufacture The purpose is to provide a method.
도 1은 일반적인 씨모스 에스램 셀의 회로도1 is a circuit diagram of a typical CMOS SRAM cell
도 2는 종래 씨모스의 평면도2 is a plan view of a conventional CMOS
도 3는 도 2의 I - I '선에 따른 단면 구조도3 is a cross-sectional structural view taken along the line II 'of FIG.
도 4a내지 도 4d는 도 2의 I - I '선에 따른 제조공정 단면도4A to 4D are cross-sectional views of the manufacturing process taken along line II ′ of FIG. 2.
도 5a는 본 발명 씨모스의 평면도5A is a plan view of the present invention CMOS
도 5b는 도 5a의 II-II '선에 따른 단면 구조도5B is a cross-sectional structural view taken along the line II-II 'of FIG.
도 6a내지 도 6e는 도 5a의 II-II '선에 따른 제조공정 단면도6A to 6E are cross-sectional views of the manufacturing process taken along line II-II 'of FIG. 5A.
도면의 주요부분에 대한 부호의 콘택홀Contact holes with reference to the main parts of the drawing
20 : 반도체기판 21 : 격리 절연막20 semiconductor substrate 21 insulating insulating film
22 : 게이트 절연막 23 : 게이트 전극22 gate insulating film 23 gate electrode
24 : 측벽 스페이서 25a,25b : 제 2 도전형 불순물 영역24: sidewall spacer 25a, 25b: second conductivity type impurity region
26 : CVD 절연막 27 : 제 1 절연막26: CVD insulating film 27: first insulating film
28 : 제 1 반도체층 29 : 제 2 절연막28: first semiconductor layer 29: second insulating film
30 : 콘택홀 31 : 제 2 반도체층30 contact hole 31 second semiconductor layer
32a,32b : 제 1 도전형 불순물 영역32a, 32b: first conductivity type impurity region
본 발명에 따른 씨모스는 제 1 도전형의 반도체기판, 상기 반도체기판에 중공의 홀을 갖는 형상으로 형성된 게이트 전극, 상기 게이트 전극의 외측 상기 반도체 기판에 형성된 제 2 도전형 제 1 불순물영역, 상기 게이트 전극의 내측 상기 반도체기판에 형성된 제 2 도전형 제 2 불순물 영역, 상기 게이트 전극을 포함한 기판전면에 형성된 제 1 절연막, 상기 제 1 절연막상에 형성된 반도체층, 상기 반도체층 상에 상기 게이트 전극보다 작은 폭으로 형성된 제 2 절연막, 상기 게이트 전극 내측 보다 작은 크기로 상기 제 2 절연막, 상기 반도제층 그리고, 상기 제 1 절연막에 형성된 콘택홀, 상기 콘택홀를 포함한 상기 제 2 절연막상에 형성된 제 1도전형 제 2 불순물영역, 상기 제 1 도전형 제 2 불순물영역의 양측 상기 반도체층에 형성된 제 1 도전형 제 1 불순물 영역을 포함한다. 그리고, 상기와 같은 씨모스의 제조방법은 제 1 도전형의 반도체 기판상에 중공의 홀을 가진 형상의 게이트 전극을 형성하는 단계, 상기 게이트 전극 외측의 상기 반도체 기판에 제 2 도전형 제 1 불순물 영역을 형성하고, 상기 게이트 전극 내측의 상기 반도체 기판에 제 2 도전형 제 2 불순물 영역을 형성하는 단계, 상기 게이트 전극을 포함한 상기 반도체기판전면에 제 1 절연막을 형성하는 단계, 상기 제 1 절연막 전면에 제 2 절연막과, 상기 제 2 절연막상에 제 1 반도체층과, 상기 제 1 반도체층상에 제 3 절연막을 형성하는 단계, 상기 제 2 도전형 제 1 불순물 영역 상측의 제 1, 제 2 절연막과 상기 제 1 반도체층과 상기 제 3 절연막을 선택적으로 식각하여 상기 게이트 전극의 내측 보다 작은 폭의 콘택홀를 형성하는 단계, 상기 콘택홀를 포함한 상기 제 3 절연막 전면에 제 2 반도체층을 형성하는 단계, 상기 게이트 전극보다 작은 폭으로 상기 제 2 반도체층 및 상기 제 3 절연막을 식각하는 단계, 상기 제 2 반도체층 전면에 제 1 도전형 불순물 이온을 주입하여 상기 제 3 절연막 상측으로 제 1 도전형 제 2 불순물 영역을 형성하고, 상기 제 1 도전형 제 2 불순물 영역의 양측 상기 제 1 반도체층에는 제 1 도전형 제 1 불순물 영역을 형성하는 단계를 포함한다.According to the present invention, the CMOS may include a first conductive semiconductor substrate, a gate electrode formed in a shape having a hollow hole in the semiconductor substrate, a second conductive impurity region formed in the semiconductor substrate outside the gate electrode, and A second conductivity type second impurity region formed in the semiconductor substrate inside the gate electrode, a first insulating film formed on the front surface of the substrate including the gate electrode, a semiconductor layer formed on the first insulating film, and more than the gate electrode on the semiconductor layer A second insulating film formed in a smaller width, the first conductive type formed on the second insulating film including the contact hole and the contact hole formed in the second insulating film, the semiconductor layer, and the first insulating film in a smaller size than the inside of the gate electrode; First impurity type first impurity formed in the semiconductor layer on both sides of the second impurity region and the first conductivity type second impurity region Including the train station. In addition, the method of manufacturing the CMOS may include forming a gate electrode having a hollow hole on a first conductive semiconductor substrate, and forming a second conductive first impurity on the semiconductor substrate outside the gate electrode. Forming a region, forming a second conductivity type second impurity region in the semiconductor substrate inside the gate electrode, forming a first insulating film on the front surface of the semiconductor substrate including the gate electrode, and forming a front surface of the first insulating film Forming a second insulating film, a first semiconductor layer on the second insulating film, a third insulating film on the first semiconductor layer, first and second insulating films on the second conductive first impurity region, and Selectively etching the first semiconductor layer and the third insulating layer to form a contact hole having a smaller width than an inner side of the gate electrode, wherein the third including the contact hole Forming a second semiconductor layer on the entire surface of the flexible film; etching the second semiconductor layer and the third insulating film with a width smaller than that of the gate electrode; and implanting first conductivity type impurity ions onto the second semiconductor layer. Forming a first conductivity type second impurity region over the third insulating layer, and forming a first conductivity type first impurity region on both sides of the first conductivity type second impurity region; .
이와 같은 본 발명 씨모스 및 그 제조방법을 첨부된 도면을 참조하여 콘택홀하기로 한다.With reference to the accompanying drawings, the present invention the CMOS and its manufacturing method will be in contact.
도 5a는 본 발명 씨모스의 평면도이고, 도 5b는 도 5a의 II-II' 선에 따른 단면 구조도이다.Figure 5a is a plan view of the present invention CMOS, Figure 5b is a cross-sectional structure along the line II-II 'of Figure 5a.
본 발명 씨모스는 도 5a와 도 5b에 나타낸 바와 같이, 제 1 도전형의 반모체기판(20)과, 상기 반도체기판(20)에 중공의 홀을 갖는 형상으로 형성된 게이트 전극(23)과, 상기 게이트 전극(23)의 외측 상기 반도체 기판(20)에 형성된 제 2 도전형 제 1 불순물영역(25a)과, 상기 게이트 전극(23)의 내측 상기 반도체기판(20)에 형성된 제 2 도전형 제 2 불순물 영역(25b)과, 상기 게이트 전극(23)을 포함한 기판전면에 형성된 CVD 절연막(26)과, 제 1 절연막(27)으로 이루어진 절연층과, 상기 제 1 절연막(27)상에 형성된 제 1 반도체층(28)과, 상기 제 1 반도체층(28) 상에 상기 게이트 전극(24)보다 작은 폭으로 형성된 제 2 절연막(29)과, 상기 게이트 전극(24) 내측 보다 작은 크기로 상기 제 2 절연막(29), 상기 반도체층(28) 그리고, 상기 제 1 절연막(27)에 형성된 콘택홀(30)와, 상기 콘택홀(30)를 포함한 상기 제 2 절연막(29)상에 형성된 제 1 도전형 제 2 불순물영역(32b)과, 상기 제 1 도전형 제 2 불순물영역(32b)의 양측 하부의 상기 반도체층(28)에 형성되는 제 1 도 전형 제 1 불순물 영역(32a)을 포함하여 이루어진다. 이때, 상기 게이트 전극(23)의 흘은 사각형 형상으로 형성된다. 그리고, 상기 제 2 절연막(2g)의 외측 에지부는 상기 게이트 전극(23)의 내측 에지부보다는 게이트 전극(23)외측 에지부에 가깝도록 형성된다.5A and 5B, the present invention has a semiconductive substrate 20 of a first conductivity type, a gate electrode 23 formed in a shape having a hollow hole in the semiconductor substrate 20, The second conductivity type first impurity region 25a formed in the semiconductor substrate 20 outside the gate electrode 23 and the second conductivity type agent formed in the semiconductor substrate 20 inside the gate electrode 23. 2 an impurity region 25b, an CVD insulating film 26 formed on the front surface of the substrate including the gate electrode 23, an insulating layer composed of the first insulating film 27, and a first insulating film formed on the first insulating film 27. The first semiconductor layer 28, the second insulating layer 29 formed on the first semiconductor layer 28 to have a width smaller than that of the gate electrode 24, and the second semiconductor layer 28 have a smaller size than the inside of the gate electrode 24. 2 an insulating film 29, the semiconductor layer 28, a contact hole 30 formed in the first insulating film 27, and the contact hole 30. A first conductivity type second impurity region 32b formed on the second insulating layer 29 including the second insulating layer 29, and the semiconductor layer 28 formed under both sides of the first conductivity type second impurity region 32b. The first conductive type impurity region 32a is included. At this time, the flow of the gate electrode 23 is formed in a rectangular shape. The outer edge portion of the second insulating layer 2g is formed closer to the outer edge portion of the gate electrode 23 than the inner edge portion of the gate electrode 23.
이와 같은 본 발명 씨모스의 제조방법을 첨부된 도면을 참조하여 콘택홀하기로한다.With reference to the accompanying drawings, a method of manufacturing the present invention such CMOS is to be contacted.
도 6a 내지 도 6e는 도 5a의 II-II '선에 따른 제조공정 단면도이다.6A through 6E are cross-sectional views illustrating a manufacturing process taken along line II-II 'of FIG. 5A.
먼저, 도 6a에 나타낸 바와 같이, 활성영역 및 격리영역으로 정의된 제 1 도전형 반도체기판(20)의 격리영역에 통상의 공정을 사용하여 격리 절연막(21)을 형성하고, 상기 격리 절연막(21)사이의 상기 반도체기판(20) 소정영역에 게이트 절연막(22) 및 게이트 전극용 폴리실리콘층을 형성한후 선택적으로 패터닝(포토리소그래피공정 + 식각공정)하여 중공(中空)의 홀(hole)을 가진 게이트 전극(23)을 형성한다. 그다음, 통상의 공정으로 상기 게이트 전극(23)양측면에는 측벽 스페이서(24)를 형성하며, 상기 게이트 전극(23)의 양측 반도체 기판(20)에는 LDD 구조의제 2 도전형 제 1, 제 2 불순물 영역(25a)(25b)을 형성한다. 이때, 상기 게이트전극(23)의 홀은 사각형 형상으로 형성되고, 상기 게이트 전극(23)의 외측으로 형성되는 제 2 도전형 제 1 불순물 영역(25a)은 접지(Vss)시킨다.First, as shown in FIG. 6A, an isolation insulating film 21 is formed in an isolation region of the first conductivity-type semiconductor substrate 20 defined as an active region and an isolation region using a conventional process, and the isolation insulation layer 21 is formed. To form a gate insulating film 22 and a polysilicon layer for the gate electrode in a predetermined region between the semiconductor substrate 20 and then patterning (photolithography process + etching process) to form a hollow hole. An excitation gate electrode 23 is formed. Next, sidewall spacers 24 are formed on both sides of the gate electrode 23 in a conventional process, and the second conductive type first and second impurities of the LDD structure are formed on both semiconductor substrates 20 of the gate electrode 23. Regions 25a and 25b are formed. In this case, the hole of the gate electrode 23 is formed in a quadrangular shape, and the second conductivity type first impurity region 25a formed outside the gate electrode 23 is grounded (Vss).
도 6b에 나타낸 바와 같이, 상기 게이트 전극(23)을 포함한 반도체기판(20)전면에 CVD 절연막(26)을 형성한후 게이트 전극(23)과 동일 높이가 될 때 까지 평탄화시킨다. 그다음, 상기 게이트 전극(23)을 포함한 CVD 절연막(26)상에 제 1 절연막(27), 제 1 반도체층(28) 그리고, 제 2 절연막(29)을 차례로 형성한다. 이때, 상기 제 1 절연막(27)은 산화막으로 형성하고, 제 2 절연막(29)은 질화막으로 형성한다. 그리고, 상기 제 1 반도체층(28)은 폴리실리콘으로 형성한다.As shown in FIG. 6B, the CVD insulating film 26 is formed on the entire surface of the semiconductor substrate 20 including the gate electrode 23, and then flattened until the same height as that of the gate electrode 23. Next, the first insulating film 27, the first semiconductor layer 28, and the second insulating film 29 are sequentially formed on the CVD insulating film 26 including the gate electrode 23. In this case, the first insulating film 27 is formed of an oxide film, and the second insulating film 29 is formed of a nitride film. The first semiconductor layer 28 is made of polysilicon.
도 6c에 나타낸 바와 같이, 상기 게이트 전극(23) 내측의 제 2 절연막(29), 제 1 반도체층(28), 제 1 절연막(27) 그리고, CVD 절연막(26)을 선택적으르- 페터닝(포토리소그래피공정 + 식각공정)하여 제 2 도전형 제 2 불순물 영역(25b)이 노출되는 콘택홀(30)을 형성한다. 이어서, 상기 콘택홀(30)을 포함한 제 2 절연막(29) 전면에 제 2 반도체층(31)을 형성한다. 이때, 상기 제 2 반도체층(31)은 상기 반도체기판(20)과 동일 도전형의 불순물이 도핑된 도프드(doped)폴리실리곤이나, 도핑되지 않은 언도프드(undoped) 폴리실리콘중 어느 하나로 형성하며, 상기 콘택홀(30)은 게이트 전극(23)의 내측 폭보다 작은 폭으로 형성한다. 본 발명애시는 도핑되지 않은 폴리실리콘으로 형성하였다.As shown in FIG. 6C, the second insulating film 29, the first semiconductor layer 28, the first insulating film 27, and the CVD insulating film 26 inside the gate electrode 23 may be selectively-patterned. A photolithography process + an etching process) to form a contact hole 30 exposing the second conductivity type second impurity region 25b. Subsequently, a second semiconductor layer 31 is formed on the entire surface of the second insulating film 29 including the contact hole 30. In this case, the second semiconductor layer 31 is formed of either doped polysilicon doped with impurities of the same conductivity type as that of the semiconductor substrate 20 or undoped polysilicon. The contact hole 30 is formed to have a width smaller than the inner width of the gate electrode 23. The ash of the present invention was formed of undoped polysilicon.
도 6d에 나타낸 바와 같이, 상기 제 2 반도체층(31) 및 제 2 절연막(29)을상기 게이트 전극(23)의 외측보다는 작고, 내측보다는 큰 폭으로 패터닝(포토리소그래피공정 + 식각공정)한다. 이때, 상기 패터닝된 제 2 반도체층(31)의 에지부는상기 게이트 전극(23)의 내측 에지부보다 외측 에지부에 가깝도록 패터닝한다.이때, 상기 제 2 반도체층(31)중 게이트 전극(23)상층의 제 2 반도체층(31)은 채널영역(A)으로 사용할 영역이고, 채널영역(A)측면의 제 2 반도체층(31)은 오프-셋 영역(B)으로 이용할 영역이다.As illustrated in FIG. 6D, the second semiconductor layer 31 and the second insulating layer 29 are patterned (photolithography process + etching process) smaller than the outer side of the gate electrode 23 and larger than the inner side. In this case, the edge portion of the patterned second semiconductor layer 31 is patterned to be closer to the outer edge portion than the inner edge portion of the gate electrode 23. In this case, the gate electrode 23 of the second semiconductor layer 31 is patterned. The second semiconductor layer 31 on the upper layer is a region to be used as the channel region A, and the second semiconductor layer 31 on the side of the channel region A is a region to be used as the off-set region B.
도 6e에 나타낸 바와 같이, 상기 노출된 제 1, 제 2 반도체층(28)(31)에 상기 반도체기판(20)과 동일 도전형의 불순물 이온을 주입한후 활성화하여 상기 제 2절연막(29)상충 제 2 반도체층(31)에는 제 1 도전형 제 2 불순물 영역(321))을 형성하고, 상기 제 1 도전형 제 2 불순물 영역(32b)의 양측면 하부의 상기제1반도체층(28)에는 제 1 도전형 제 1 불순물 영역(32a)을 형성한다. 이때, 상기 제 1 도전형 제 1 불순물 영역(32a)은 공급전압(Vcc)에 접속되며, 상기 제 2 도전형 제 2 불순물 영역(25b)과 제 1 도전형 제 2 불순물 영역(32b)은 출력단자(Vout)에 연결된다.As shown in FIG. 6E, impurity ions having the same conductivity type as those of the semiconductor substrate 20 are injected into the exposed first and second semiconductor layers 28 and 31, and then activated to activate the second insulating layer 29. A first conductivity type second impurity region 321 is formed in the conflicting second semiconductor layer 31, and the first semiconductor layer 28 below both sides of the first conductivity type second impurity region 32b is formed. The first conductivity type first impurity region 32a is formed. In this case, the first conductivity type first impurity region 32a is connected to a supply voltage Vcc, and the second conductivity type second impurity region 25b and the first conductivity type second impurity region 32b are outputted. It is connected to the terminal Vout.
본 발명에 따른 씨모스 및 그 제조방법에 있어서는 다음과 같은 효과가 있다.In the CMOS according to the present invention and a manufacturing method thereof, the following effects are obtained.
첫째, 박막 트랜지스터로 구성되는 제 1 도전형 제 1 및 제 2 불순물 영역의 채널 에지 영역의 트랩(trap)을 통한 누설전류의 패스(path)를 제거하여 누실진류를 감소시켰다.First, the leakage current is reduced by eliminating the path of the leakage current through the trap of the channel edge regions of the first conductive type first and second impurity regions composed of the thin film transistors.
둘째, 제 1 도전형 제 1 불순물 영역과 제 1 반도체층사이에 형성된 제 2 절연막으로 인해 셀 노드 커패시턴스가 증가하여 씨모스를 이용한 에스램 셀의 안정화를 얻을 수 있다.Second, due to the second insulating layer formed between the first conductivity type first impurity region and the first semiconductor layer, the cell node capacitance is increased to stabilize the SRAM cell using the CMOS.
셋째, 제 1 반도체층과 제 1 도전형 제 2 불순물 영역 사이의 제 2 절연막이 전하를 저장하고 있어 오프 동작시 오프-셋 영역에서의 전계 완화 효과가 발생하여 누설전류를 감소시킬수 있다.Third, since the second insulating film between the first semiconductor layer and the first conductivity type second impurity region stores the charge, an electric field relaxation effect occurs in the off-set region during the off operation, thereby reducing the leakage current.
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