KR100214143B1

KR100214143B1 - 교환기에 있어서 프레임단위의 데이터 송수신장치

Info

Publication number: KR100214143B1
Application number: KR1019960081232A
Authority: KR
Inventors: 성도상
Original assignee: 유기범; 대우통신주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1999-08-02
Also published as: KR19980061855A

Abstract

본 발명은 데이터종류별로 할당되는 전송채널을 고정한 프레임구조로 데이터를 송수신하여 고정된 통화경로를 확보할 수 있는 프레임단위의 데이터 송수신장치에 관한 것으로, 본 장치의 데이터 송신장치는 헤드데이타 발생부, 제1클럭수신부, 제1U링크 제어부, U링크 제어부를 통해 전송되는 IPC데이타를 저장하는 제1저장부, PCM전송라인을 통해 전송되는 PCM데이타를 저장하는 제2저장부, 제1알람발생부, 헤드데이타 발생부, 제1저장부, 제2저장부 및 제1알람발생부로부터 제공되는 데이터들이 멀티플렉싱하기 위한 멀티플렉서(205)를 포함하도록 구성하고; 본 장치의 데이터 수신장치는 제1소정의 전송 속도로 수신된 프레임단위으 데이터에서 헤드데이타, IPC데이타, PCM데이타 및 알람데이타를 디멀티플렉싱한느 디멀티플렉서, 제2알람발생부, PCM데이타를 저장하는 제3저장부, IPC데이타를 저장하는 제4저장부, 제2클럭수신부, 제2U링크 전송속도 선택부를 포함하는 것을 특징으로 한다.

Description

교환기에 있어서 프레임단위의 데이터 송수신장치

본 발명은 교환기에 있어서 프레임단위의 데이터 송수신장치에 관한 것으로서, 특히, 데이터종류별로 고정된 전송채널을 갖는 프레임구조로 데이터를 송수신하기 위한 데이터 송수신장치에 관한 것이다.

기존의 1024타임슬록단위로 구성된 교환기에 채용되었던 프레임단위로 데이터를 송수신하는 장치에서 이용한 프레임의 구조는 0, 1 타임슬롯(TS)을 프레임 헤드데이타(Head data) 전송채널로 할당하고, 32n + 13, 32n + 14, 32n + 28 타임슬롯을 IPC(Inter Processor Commnication, 이하 IPC라고 약함)데이타 전송채널로 할당하고, 511, 512, 513, 1023 타임슬롯을 유지보수 데이터 전송채널로 할당하고, 나머지 타임슬롯을 PCM(Pulse Code Modulation, 이하 PCM이라 약함)데이타 전송채널로 할당하도록 구성되었다.

이와 같이 기존의 프레임구조는 남는 타임슬롯을 이용하여 PCM데이타가 전송되도록 되어 있어 n배수로 전송채널이 할당되도록 되어 있는 IPC데이타의 전송률이 낮은 경우에는 큰 문제가 없으나 전송률이 증가하는 경우에는 상대적으로 PCM데이타의 전송채널이 줄어들어 많은 량의 PCM데이타를 전송할 수 없는 문제가 있었다.

따라서 본 발명은 상술한 결점을 개선하기 위하여 안출한 것으로서, 데이터 종류별로 할당되는 전송채널을 고정한 프레임구조로 데이터를 송수신하여 고정된 통화경로를 확보할 수 있는 프레임단위의 데이터 송수신장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 프레임단위의 데이터 송수신장치는, U링크를 통해 IPC데이타를 전송하고, PCM전송라인을 통해 PCM데이타를 전송하도록 구성된 교환기에 있어서, U링크를 통해 인가되는 소정의 IPX데이터와 PCM전송라인을 통해 인가되는 소정의 PCM데이타를 포함하도록 구성된 프레임단위로 소정의 서브시스템으로 데이터를 송신하기 위한 데이터 송신장치는, 프레임 헤드데이타를 발생하는 헤드데이타 발생부,프레임클럭신호(FP)와 클럭펄스 및 송신기준클럭신호를 수신하는 제1클럭수신부, U링크의 전송속도 정보를 제공하기 위한 U링크 제어부, U링크 제어부로부터 출력되는 IPC데이타를 저장하고 출력하기 위한 제1저장부, 클럭수신부에서 제공되는 클럭신호들과 U링크 전송속도 선택부로부터 제공되는 U링크 전송속도 정보에 의하여 제1저장부의 동작을 제어하기 위한 제1제어부, PCM전송라인을 통해 전송되는 PCM데이타를 저장하고 전송하기 위한 제2저장부, 클럭수신부에서 제공되는 클럭신호들에 의하여 제2저장부의 동작을 제어하기 위한 제2제어부, U링크의 알람데이타를 발생하기 위한 제1알람발생부, 제1제어부와 제2제어부로 IPC 및 PCM데이타의 전송채널정보를 제공하고, 클럭수신부로부터 제공되는 송출 클럭신호(TXRC)에 의해 동기되어 헤드데이타 발생부, 제1소정의 전송속도내에서 할당되어 있는 각각의 고정의 전송채널을 통해 전송될 수 있도록 멀티플렉싱하여 소정의 서브시스템으로 제공하기 위한 멀티플렉서(205)를 포함하는 것을 특징으로 하고; 소정의 서브시스템으로부터 프레임단위로 수신된 데이터에 포함되어 있는 소정의 IPC데이타를 상기 U링므로 전송하고, 수신된 데이터에 포함되어 있는 소정의 PCM데이타를 PCM전송라인으로 전송하기 위한 데이터 수신장치는, 소정의 서브시스템으로부터 제1소정의 전송속도를 갖는 프레임단위의 데이터가 수신되면, 수신된 데이터에서 헤드데이타, IPC데이타, PCM데이타 및 알람데이타를 추출하여 제 2 소정의 전송속도로 출력될 수 있도록 디멀티플렉싱하여 출력하기 위한 디멀티흘렉서, 디멀티플렉서로부터 출력되는 알람데이타를 래치하여 요구시 발생하기 위한 제2알람발생부, 디멀티플렉서로부터 출력되는 PCM데이타를 저장하고, 저장된 PCM데이타를 PCM전송라인으로 출력하기 위한 제3저장부, 디멀티플렉서로부터 출력되는 IPC데이타를 저장하고, 저장된 IPC데이타를 U링크로 출력하기 위한 제4저장부, 프레임클럭신호(FP)와 클럭펄스(CP) 및 수신기준클럭신호(RXBC)를 수신하는 제2클럭수신부, 디멀티플렉서로부터 제공되는 전송채널정보와 제2클럭수신부로부터 제공되는 클럭신호들에 의해 제3저장부의 저장 및 출력을 제어하기 위한 제3제어부, U링크의 전송속도 정보를 제공하기 위한 제2U링크 전송속도 선택부, 디멀티플렉서로부터 제공되는 전송채널정보와 제2클럭수신부로부터 제공되는 클럭신호들 및 제2U전송속도 선택부로부터 제공되는 U전송속도 선택정보에 의해 제4저장부의 저장 및 출력을 제어하게 위한 제4제어부를 포함하는 것을 특징으로 한다.

도1은 교환기에 있어서 본 발명에 따른 프레임단위의 데이터 송수신장치에서 송수신되는 프레임구조도

도2는 본 발명에 따른 프레임단위의 데이터 송수신장치에 있어서 데이터 송수신장치에 대한 블럭도

도3은 본 발명에 따른 프레임단위의 데이터 송수신장치에 있어서 데이터 수신장치에 대한 블록도

[도면의 주요부분에 대한 부호의 설명]

200 : 헤드데이타 발생부 201,301 : 클럭수신부

202,302 : U링크 전송속도 선택부 203 : U링크 제어부

204 : 직병렬 변환부 205 : 멀티플렉서

206, 304 : FIFO(First In First Out)제어부 207, 305 : FIFO

208, 306 : DPRAM(Dual Port RAM) 제어부 209, 307 : DPRAM

210 : 제1알람 발생부 303 : 병직렬 변환부

308 : 제2알람발생부

본 발명의 상술한 목적 및 기타 목적과 여러 가지 장점은 다음의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 첨조하여 상세히 설명하기로 한다.

도1는 본 발명에 따른 프레임단위의 데이터 송수신장치에서 이용하는 프레임구조도로서, 155.520Mbps 속도를 갖는 경우를 예시한 것으로, 6CH를 프레임 헤더데이터의 전송채널용으로, 36CH를 유지보수(Maintenance ＆ Adminstrate, M ＆ A) 데이터의 전송채널용으로 각각 할당하고 84CH를 예비채널(Spare CH)로 할당하도록 구성된 경우이다.

도2는 본 발명에 따른 프레임단위의 데이터 송수신장치에 있어서 테이터 송신장치에 대한 블록도로서, 헤드 데이터 발생부(200), 클럭수신부(201), U링크 전송속도 선택부(202), U링크 제어부(203), 직/병렬(S/P)변환부(204), 멀티플렉서(205), FIFO(First In Frist Out, 207), FIFO 제어부(206), DPRAM(Dual Port RAM, 209), DPRAM 제어부(208), 제1알람 발생부(210)로 구성된다.

이와 같이 구성된 데이터 송신장치는 다음과 같이 구동된다.

우선, 헤드데이타 발생부(200)는 도1에 도시된 바와 같은 전송채널을 통해 전송될 임의의 A1, A2데이타가 발생되도록 구성되는데, 발생된 임의의 A1,A2데이타는 멀티플렉서(205)로 전송된다.

클럭수신부(201)는 교환기내에 구비되어 있는 미도시된 동기장치로부터 발생되는16.384MHz의 CP(Clock Pulse, 이하 CP라고 약함)와 이 클릭의 한 주기의 크기를 갖는 프레임펄스(Frame Pulse, 이하 FP라고 약함)를 수신하며 FP에 동기된 155.520MHz/8의 송신클릭(이하 TXRC라고 약함)를 수신한다. 수신된 CP, FP 및 TXRC는 FIFO제어부(206)와 DPRAM제어부(208)로 각각 전송된다. 여기서 TXRC는 멀티플렉서(205)로도 전송된다.

U링크 전송속도 선택부(202)는 5비트로 1.024MHz, 2.048MHz, 4.096MHz, 8.192MHz, 16.384MHz 전송속도중 하나의 값으로 U링크 전송속도 선택신호(CI_CLK_SEL)가 인가되면, CI_CLK_TRG신호에 의하여 CI_CLK_SEL신호를 래치한다. 래치된 U링크 전송속도 선택신호는 FIFO제어부(206)으로 전송된다.

U링크 제어부(203)에서는 U링크를 통해 인가되는 U링크 A포트 수신데이타(U_RXDA), U링크 A포트 알람신호(U_ALMA), U링크 A포트 오픈 알람신호(U_OPENA)를 U링크 A포트 수신클럭(U_RXCA)에 동기되어 수신하고, U링크 B포트 수신데이타(U_RXDB), U링크 B포트 알람신호(U_ALMB), U링크 B포트 오픈 알람신호(U_OPENB)를 U링크 B포트 수신클럭(U_RXCB)에 동기되어 수신받아 U링크(미도시됨)로 액티브(U_ACT)신호를 발생시키고 액티브상태인 IPC데이타(CI_SDATA) 및 클럭(CI_SCLK)을 출력한다. 출력된 데이터(CI_SDATA)는 직/병렬변환부(204)로 전송되고, 클럭신호(CI_SCLK)는 직/병렬 변환부(204) 및 FIFO제어부(206)로 가각 전송된다.

직/병렬변환부(204)는 U링크 제어부(203)로부터 제공되는 클럭신호(CI_SCLK)에 동기되어 U링크 제어부(203)로부터 수신된 직렬형태의 IPC데이타(챠_SDATA)를 병렬데이타(CI_PDATA)로 바꾸어 FIFO(207)로 전송한다.

FIFO(207)는 잘알려진 바와 같이 선입선출버퍼로서, FIFO제어부(206)에 의해 읽기 및 쓰기모드가 제어되어 직/병렬 변화부(204)로부터 전송되는 IPC데이타를 저장하고 출력한다. FIFO(204)로부터 읽혀진 IPC데이타는 멀티플렉서(205)로 전송된다.

한편, FIFO제어부(206)는 TX데이탈를 19.22MHz의 TXRC클럭신호에 동기되어 FIFO(207)의 읽기모드를 위한 클럭신호(CI_RCK) 및 읽기모드 인에이블신호(CI_REN)을 발생시키고, U링크 제어부(203)로부터 출력되는 클럭신호(CI_SCLK)에 동기되어 FIFO(207)의 쓰기모드를 위한 클럭신호(CI_WCLK) 및 쓰기모드 인에이블신호(CI_WEN)를 발생시킨다. 이 때 FIFO 제어부(206)는 멀티플렉서(205)로부터 제공되는 도1에 도시된 바와 같은 IPC데이타 전송채널정보(256CH정보)를 고려하여 FIFO(207)에 저장되어 있는 IPC데이타가 멀티플렉서(205)로 전송되도록 한다.

DPRAM(209)은 PCM전송로를 통해 인가되는 데이터를 저장하였다가 멀티플렉서(205)로 출력하는 역할을 한다.

DPRAM제어부(208)는 16.384Mbps로 전송되는 PCM데이타를 클럭수신부(201)로부터 제공되는 FP, CP에 의해 DPRAM(209)의 쓰기모드 어드레스(DPRAM_WAD) 및 쓰기모드 인에이블신호(DPRAM_WEN)를 발생시키고, 19.44MHz의 TXRC에 의해 DPRAM(209)의 읽기모드 어드레스(DPRAM_RAD) 및 읽기모드 인에이블신호(DPRAM_REN)를 발생시킨다. 특히 읽기모드 어드레스 및 인에이블신호 발생시에는 멀티플렉서(205)로부터 제공되는 전송채널 제어신호(또는 전송채널정보)를 고려하여 발생한다.

제1알람 발생부(210)는 U링크상으 알람데이타를 발생하는 것으로, 발생된 알람데이타(ALM_DATA)는 멀티플렉서(205)로 전송된다.

멀티플렉서(205)는 클럭수신부(201)로부터 전송되는 TXRC에 동기되어 헤드데이터 발생부(200)로부터 전송되는 헤드 데이터 A1과 A2, FIFO(207)로부터 전송되는 IPC데이타, DPRAM(209)로부터 전송되는 PCM데이타, 제1알람발생부(210)로부터 전송되는 알람데이타들을 도1에 도시된 바와 같은 155.520Mbps에 해당되는 프레임 구조로 만들어 해당되는 ASS(Access Switching Subsystem, 미도시됨)로 전송한다. 신장치의 블록도로서, 디멀티플렉서(300), 클럭수신부(301), U링크 전송속도 선택부(302), 병/직렬(P/S)변환부(303), FIFO(305), FIFO제어부(304), DPRAM(307), DPRAM제어부(306), 및 제2알람발생부(308)로 구성된다.

이와 같이 구성된 데이터 수신장치는 다음과 같이 구동된다.

우선, 155.520Mbps의 프레임구조로 해당되는 ASS(미도시됨)로부터 헤드데이타, PCM데이타, IPC 데이터(CI_DATA), 알람데이타(ALM_DATA), 및 예비데이터(Spare Data)들이 인가되면, 디멀티플렉서(300)로 인가한다.

디멀티플렉서(300)는 155.520Mbps로 인가되는 프레임구조의 데이터를 디펄티플렉싱하여 19.44Bbps의 데이터로 변환하여 각각의 데이터를 분리하여 출력한다.

디펄티플렉서(300)으로부터 디멀티플렉싱에 의하여 추출된 헤드데이타 A1, A2는 프레임클럭(FP)을 생성할 수 있도록 출력하고, 알람데이타(ALM_DATA)는 제2알람발생부(308)로 전송한다. 이 때 디멀티플렉서(300)는 전송된 알람데이타가 제2알람발생부(308)에 래치될 수 있도록 래치제어신호(ALM_LATCH)를 제2알람발생부(308)로 제공한다. 이 때 제2알람발생부(308)는 저장된 알람신호에 대한 출력이 요구되면, 요구한 측으로 저장하고 있던 알람신호를 발생한다.

또한 디멀티플렉서(300)로부터 디멀티프렉싱에 의해 추출된 PCM데이타는 DPRAM(307)은 데이터 송신장치에서와 같이 DPRAM제어부(306)에 의해 제어되어 디멀티플렉서(300)로부터 전송되는 PCM데이타를 저장하고, 저장된 PCM데이타를 미도시된 PCM전송로로 출력한다.

DPRAM제어부(306)는 데이터 송신장치에서와 같이 클럭수신부(301)로부터 제공되는 FP, CP, RXBC 및 디멀티플렉서(300)에서 제공되는 전송채널 체어신호에 의해 DPRAM(307)의 읽기모드 및 쓰기모드 인에이블신호(PCM_REN, PCM_WEN)를 제공하고, 읽기모드 및 쓰기모드시 어드레스(PCM_WR_ADD, PCM_RD_ADD)를 제공한다.

디멀티플렉서(300)로부터 디멀티플렉싱에 의해 출력되는 IPC데이터(CI_DATA)는 FIFO(305)로 전송된다.

FIFO(305)는 디멀티플렉서(300)로부터 인가된 IPC데이타를 저장하고, 저장된 제이터를 읽어 병/직렬변환부(303)로 전송한다. 이 때 FIFO(305)의 읽기 및 쓰기모드는 데이터 송신장치에서와 같이 FIFO제어부(304)에 의해 제어된다.

즉, FIFO제어부(304)는 디멀티플렉서(300)로부터 제공되는 전송되는 전송채널정보와 클럭수신부(301)로부터 제공되는 FP, CP, RXBC에 의하여 FIFO(305)의 읽기 및 쓰기모드를 제어하기 위한 인에이블신호와 클럭신호(CI_WEN, CI_REN, CI_WCLK, CI_RCKL)를 제공한다.

병/직렬변환부(303)는 FIFO(305)로부터 전송된 IPC데이타(CI_PDATA)를 제어하여 직렬데이타(CI_SDATA)로 바꾸어 전송되는 IPC 데이터의 클럭신호(CI_SCLK)와 함께 미도시된 U링크로 전송한다.

한편, 클럭수신부(301)는 망동기장치(미도시됨)로부터 CP와 FP를 수신하여 상술한 FIFO 제어부(304) 및 DPRAM제어부(306)으로 제공한다.

U링크 전송속도 선택부(302)는 데이터 송신장치에서와 같이 1.024MHz, 2.048MHz, 8.192MHz, 16.384MHz 전송속도를 변경가능하도록 CL_CLK_SEL신호가 5비트의 형태로 인가되고, 인가되는 CL_CLK_SEL신호를 래치할 수 있도록 CL_CLK_TEG신호가 인가된다. 생성되는 전송속도 신호는 FIFO 제어부(304)로 전송되어 FIFO(305)에 저장되어 있는 IPC데이타를 읽기 위하여 발생되는 클럭신호(CI_RCLK)생성시 고려하도록 한다.

이상에서 설명한 바와 같이 본 발명은 프레임을 구성하는 프레임 헤더, IPC 데이터, PCM데이터 및 유지보수 데이터(M＆A)들에 대한 전송채널을 고정적으로 할당한 프레임구조로 데이터를 송수신하도록 함으로써, IPC데이타의 전송비트율의 증감에 관계없이 항상 고정된 통화경로(PCM데이타 경로)를 확보할 수 있는 효과가 있다.

본 발명은 상술한 실시예로서 설명되었으나 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의하여 정하여져야 한다.

Claims

U링크를 통해 IPC데이타를 전송하고, PCM전송라인을 통해 PCM데이타를 전송하도록 구성된 교환기에 있어서,

상기 U링크를 통해 인가되는 소정의 IPC데이타와 상기 PCM전송라인을 통해 인가되는 소정의 PCM데이타를 포함하도록 구성된 프레임단위로 소정의 서브시스템으로 테이터를 송신하기 위한 테이터 송신장치는,

프레임 헤드데이타를 발생하는 헤드데이타 발생부,

프레임클럭신효(FP)와 클럭펄스 및 송신기준클럭신호를 수신하는 제1클럭수신부,

상기 U링크의 전송속도 정보를 제공하기 위한 제1U링크 전송속도 선택부,

상기 U링크를 통해 인가되는 상기 IPC데이타를 수신하여 제공하기 위한 U링크 제어부,

상기 U링크 제어부로부터 출력되는 상기 IPC데이타를 저장하고 출력하기 위한 제1저장부,

상기 클럭수신부에서 제공되는 클럭수신호들과 상기 U링크 전송속도 선택부로부터 제공되는 상기 U링크 전송속도 정보에 의하여 상기 제1저장부의 동작을 제어하기 위한 제1제어부,

상기 PCM전송라인을 통해 전송되는 PCM데이터를 저장하고 전송하기 위한 제2저장부,

상기 클럭수신부에서 제공되는 상기 클럭신호들에 의하여 상기 제2저장부의 동작을 제어하기 위한 제2저장부,

상기 U링크의 알람데이타를 발생하기 위한 제1알람발생부.

상기 제1제어부와 제2제어부로 상기 IPC 및 PCM데이타의 전송채널정보를 제공하고, 상기 클럭수신부로부터 제공되는 송출 클럭신호(TXRC)에 의해 동기되어 상기 헤드데이타 발생부, 상기 제1저장부, 제2저장부 및 제1알람발생부로부터 제공되는 데이터들이 제1소정으 전송속도내에서 할당되어 있는 각각의 고정의 전송채널을 통해 전송될 수 있도록 멀티플렉싱하여 상기 소정으 서브시스템으로 제공하기 위한 멀티플렉서(205)를 포함하는 것을 특징으로 하고;

소정의 서브시스템으로부터 프레임단위로 수신된 데이터에 포함되어 있는 소정의 IPC데이타를 상기 U링크로 전송하고, 상기 수신된 데이터에 포함되어 있는 소정의 PCM데이타를 상기 PCM전송라인으로 전송하기 위한 데이터 수신장치는,

상기 소정의 서브시스템으로부터 상기 제1소정의 전송속도를 갖는 프레임 단위의 데이터가 수신되면, 수신된 데이터에서 상기 헤드데이타, IPC데이타, PCM데이타 및 알람데이타를 추출하여 제2소정의 전송속도로 출력될 수 있도록 디멀치플렉싱하여 출력하기 위한 디멀티플렉서,

상기 디멀티플렉서로부터 출력되는 알람데이터를 래치하여 요구시 발생하기 위한 제2알람발생부,

상기 디멀티플렉서로부터 출력되는 PCM데이타를 저장하고, 저장된 PCM데이타를 상기 PCM전송라인으로 출력하기 위한 제3저장부,

상기 디멀티플렉서로부터 출력되는 IPC데이타를 저장하고, 저장된 IPC데이타를 상기 U링크로 출력하기 위한 제4저장부,

상기 프레임클럭신호(FP)와 상기 클럭펄스(CP) 및 수신기준클럭신호(RXRC)를 수신하는 제2클럭수신부,

상기 디멀티플렉서로부터 제공되는 전송채널정보와 상기 제2클럭수신부로부터 제공되는 클럭신호들에 의해 상기 제3저장부의 저장 및 출력을 제어하기 위한 제3제어부,

상기 U링크의 전송속도 정보를 제공하기 위한 제 2 U링크 전송속도 선택부,

상기 디멀티플렉서로부터 제공되는 전송채널정보와 상기 제2클럭수신부로부터 제공되는 클럭신호들 및 상기 제 2U전송속도 선택부로부터 제공되는 U전송속도 선택정보에 의해 상기 제4저장부의 저장 및 출력을 제어하기 위한 제4제어부를 포함하는 것을 특징으로 하는 교환기에 있어서 프레임단위의 데이터 송수신장치.
제1항에 있어서, 상기 제1저장부와 상기 제4저장부는 선입선출버퍼로 구성하는 것을 특징으로하는 교환기에 있어서 프레임단위의 데이터 송수신장치.
제1항 또는 제2항에 있어서, 상기 제2저장부와 상기 제 3저장부는 듀얼포트램으로 구성하는 것을 특징으로하는 교환기에 있어서 프레임단위의 데이터송수신장치.
제3항에 있어서, 상기 송신 프레임 발생장치는 상기 U링크제어부로부터 출력되는 직렬형태의 데이터를 병렬형태로 변환하여 상기 제1저장부로 전송하기 위하 직/병렬변환기를 더 구비하고,

상기 수신 프레임 발생장치는 상기 제4저장부로부터 출력되는 병렬형태의 데이터를 직렬형태로 변환하여 상기 U링크로 전송하기 위한 병/직렬변환기를 더 구비하는 것을 특지으로 하는 교환기에 있어서 프레임단위의 데이터 송수신장치.
제1항에 있어서, 상기 송신 프레임 발생장치는 상기 U링크 제어부로부터 출력되는 직렬형태의 데이터를 병렬형태로 변환하여 상기 제1저장불 전송하기 위하여 직/병렬변환기를 더 구비하고,

상기 수신 프레임 발생장치는 상기 제4저장부로부터 출력되는 병렬형태의 데이터를 직렬형태로 변환하여 상기 U링크로 전송하기 위한 병/직렬변환기를 더 구비하는 것을 특징으로 하는 교환기에 있어서 프레임단위의 데이터 송수신장치.