KR100210854B1 - Method of manufacturing capacitor - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 229920000642 polymer Polymers 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000001312 dry etching Methods 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 86
- 238000000034 method Methods 0.000 claims description 21
- 238000001020 plasma etching Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims description 2
- 239000011241 protective layer Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 1
- 238000012805 post-processing Methods 0.000 claims 1
- 230000002265 prevention Effects 0.000 abstract description 8
- 238000001039 wet etching Methods 0.000 abstract description 4
- 238000003860 storage Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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Abstract
본 발명은 커패시터의 제조방법에 관한 것으로서 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인영역을 이루는 제1 및 제2학산영역으로 이루어진 트랜지스터가 형성되고, 상기 제1확산영역과 접촉되는 비트라인이 형성되며, 전 표면에 절연층 및 평탄화층이 형성된 반도체기판 상에 상기 제2확산영역을 노출시키는 접촉구를 형성하는 공정과, 상기 평탄화층 상에 상기 접촉구를 채워 상기 제2확산영역과 접촉되는 도전층을 형성하는 공정과, 상기 도전층 상의 상기 접촉구와 대응하는 부분에 식각방지층을 형성하고 상기 식각방지층의 측면에 측벽을 형성하는 공정과, 상기 식각방지층과 측벽을 마스크로 사용하여 상기 도전층의 노출된 부분을 건식 식각하는 공정과, 상기 식각방지층을 제거하고 상기 측벽을 마스크로 사용하여 상기 도전층의 노출된 부분을 소정 두께가 남도록 건식 식각하는 공정과, 상기 도전층의 식각된 표면을 후처리하여 소정 두께 식각함과 동시에 폴리머를 증착하는 공정과, 상기 도선층 상에 잔류하는 측벽을 제거하는 공정을 포함한다. 따라서, 도전층 상의 잔류하는 측벽을 습식 식각하여 제거할 때 식각 용액에 의해 도전층이 식각되어 붕괴되는 것을 방지할 수 있다.The present invention relates to a method of manufacturing a capacitor, in which a transistor including a first and a second source region forming a gate electrode and a source and a drain region in an active region defined by a field oxide film is formed, Forming a contact hole for exposing the second diffusion region on a semiconductor substrate on which an insulating layer and a planarization layer are formed on the entire surface; filling the contact hole on the planarization layer to form a contact hole, A step of forming an etching prevention layer on a portion corresponding to the contact hole on the conductive layer and forming a side wall on a side surface of the etching prevention layer; Dry etching the exposed portion of the conductive layer; removing the etch stop layer and using the sidewall as a mask A step of dry-etching the exposed portion of the conductive layer so as to have a predetermined thickness; a step of post-treating the etched surface of the conductive layer to etch a predetermined thickness and simultaneously depositing a polymer; And removing the side wall. Therefore, when the remaining side walls on the conductive layer are removed by wet etching, it is possible to prevent the conductive layer from being etched and collapsed by the etching solution.
Description
제1도 내지 제5도는 본 발명의 일실시예에 따른 커패시터 제조방법을 도시하는 공정도.FIGS. 1 to 5 are process drawings showing a method of manufacturing a capacitor according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
11 : 반도체기판 13 : 필드산화막11: semiconductor substrate 13: field oxide film
15,17 : 소오스 및 드레인영역 19 : 게이트전극15, 17: source and drain regions 19: gate electrode
21 : 절연층 23 : 비트라인21: insulating layer 23: bit line
25 : 평탄화층 27 : 접촉구25: planarization layer 27: contact hole
29 : 도전층 31 : 식각방지층29: conductive layer 31: etching prevention layer
33 : 측벽33: side wall
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히, 고집적 반도체장치에서 큰 축전 용량을 갖는 반도체장치의 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device having a large capacitance in a highly integrated semiconductor device.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 밀도를 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하거나, 또는, 산화탄탈늄(Ta2O5) 등의 고유전 물질로 유전체를 형성하는 방법이 있다.Many researches have been conducted to increase the storage density so that the capacitor has a constant storage capacity even if the cell area is reduced due to the high integration of the semiconductor device. In order to increase the storage density, a capacitor may be formed in a three-dimensional structure such as a stacked or trench, or a dielectric material may be formed of a high dielectric material such as tantalum oxide (Ta 2 O 5 ).
상기 3차원 구조를 갖는 커피시터 중 적층 구조를 갖는 것은 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(αparticle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 커패시터는 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.Among the coffee sheaters having the three-dimensional structure, those having a laminated structure are easy to manufacture and suitable for mass production, and have a capacity for storage and immunity against charge information disruption caused by alpha particles. The laminated capacitor is classified into a double stacked structure, a fin structure or a crown structure depending on a storage electrode.
종래의 크라운 구조를 갖는 커패시터의 제조방법은 게이트전극, 소오스 및 드레인영역을 갖는 트랜지스터의 상부에 평탄화층을 형성하고, 상기 평탄화층의 소정 부분을 소오스 또는 드레인영역이 노출되도록 제거하여 접촉구(contact hole)를 형성한다. 상기 평탄화층 상에 접촉구가 채워져 노출된 소오스 또는 드레인영역과 접촉되게 다결정실리콘을 두껍게 증착하여 도전층을 형성한다. 도전층 상의 접촉구와 대응하는 부분에 산화실리콘으로 이루어진 패턴을 형성하고, 이 패턴의 측면에 질화실리콘으로 이루어진 측벽을 형성한다. 그리고, 패턴과 측벽을 마스크로 사용하여 도전층의 노출된 부분을 Cl2/O, Cl2, HBrCl2/He-O2또는 HBr/Cl2/O2등의 가스를 사용하는 플라즈마 식각 방법에 의해 평탄화층이 노출되도록 이방성 식각하여 제거한다.In a conventional method of manufacturing a capacitor having a crown structure, a planarization layer is formed on a gate electrode, a transistor having a source and a drain region, and a predetermined portion of the planarization layer is removed to expose a source region or a drain region, hole. The contact holes are filled on the planarization layer and the polycrystalline silicon is deposited thickly so as to be in contact with the exposed source or drain regions to form a conductive layer. A pattern made of silicon oxide is formed at a portion corresponding to the contact hole on the conductive layer, and a sidewall made of silicon nitride is formed on the side surface of the pattern. Then, the exposed portion of the conductive layer is etched by a plasma etching method using a gas such as Cl 2 / O, Cl 2 , HBrCl 2 / He-O 2 or HBr / Cl 2 / O 2 using the pattern and the side wall as a mask So that the planarization layer is exposed.
그리고, 패턴을 제거하여 잔류하는 도전층의 소정 부분을 노출시키고 측벽을 마스크로 사용하여 도전층의 노출된 부분을 하부가 소정 두께가 남도록 상기 Cl2/O, Cl2, HBrCl2/He-O2또는 HBr/Cl2/O2등의 가스를 사용하는 플라즈마 식각 방법에 의해 이방성 식각하여 크라운 구조를 한정하며, 이는 스토리지전극이 된다. 상기 크라운 구조를 한정할 때 식각 시간을 조절하여 도전층을 소정 두께가 남도록 한다. 그리고, 마스크로 사용된 측벽을 H3PO4, BOE(Buffered Oxide Etchant), HF 또는 NH4OH/H2O2/H2O 등의 용액을 사용하는 습식 식각 방법에 의해 제거한다.Then, the pattern is removed to expose a predetermined portion of the remaining conductive layer, and the exposed portion of the conductive layer is etched using the sidewalls as a mask so that the lower portion of the exposed portion of the conductive layer is etched using the Cl 2 / O, Cl 2 , HBrCl 2 / 2 or HBr / Cl 2 / O 2 to define a crown structure, which becomes a storage electrode. When the crown structure is defined, the etching time is controlled so that the conductive layer is left to have a predetermined thickness. Then, the side wall used as the mask is removed by a wet etching method using a solution such as H 3 PO 4 , BOE (Buffered Oxide Etchant), HF, or NH 4 OH / H 2 O 2 / H 2 O.
그러나, 상술한 종래의 커패시터 제조방법은 크라운 구조를 갖는 도전층이 식각시 표면이 플라즈마에 의해 손상되어 측벽을 습식 식각할 때 식각 용액이 손상된 부분을 통해 도전층의 결정입자경계(grain boundary)로 침투하여 크라운 구조를 갖는 도전층이 붕괴되는 문제점이 있었다.However, in the conventional method of manufacturing a capacitor, when a conductive layer having a crown structure is damaged by a plasma during etching, the etching solution may be wet etched to a grain boundary of the conductive layer through a damaged portion. There is a problem that the conductive layer having the crown structure collapses.
따라서, 본 발명의 목적은 도전층이 식각시 손상된 표면을 제거하여 측벽을 습식 식각할 때 식각 용액에 의해 도전층이 붕괴되는 것을 방지할 수 있는 커패시터의 제조방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a capacitor, which can prevent the conductive layer from being collapsed by the etching solution when the conductive layer is etched to remove the damaged surface and wet-etch the side wall.
상기 목적을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인영역을 이루는 제1 및 제2확산영역으로 이루어진 트랜지스터가 형성되고, 상기 제1확산영역과 접촉되는 비트라인이 형성되며, 전 표면에 절연층 및 평탄화층이 형성된 반도체기판 상에 상기 제2확산영역을 노출시키는 접촉구를 형성하는 공정과, 상기 평탄화층 상에 상기 접촉구를 채워 상기 제1확산영역과 접촉되는 도전층을 형성하는 공정과, 상기 도전층 상의 상기 접촉구와 대응하는 부분에 식각방지층을 형성하고 상기 식각방지층의 측면에 측벽을 형성하는 공정과, 상기 식각방지층과 측벽을 마스크로 사용하여 상기 도전층의 노출된 부분을 건식 식각하는 공정과, 상기 식각방지층을 제거하고 상기 측벽을 마스크로 사용하여 상기 도전층의 노출된 부분을 소정 두께가 남도록 건식 식각하는 공정과, 상기 도전층의 식각된 표면을 후처리하여 소정 두께 식각함과 동시에 폴리머를 증착하는 공정과, 상기 도선층 상에 잔류하는 측벽을 제거하는 공정을 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor, including: forming a transistor including a gate electrode, first and second diffusion regions forming a source and a drain region in an active region defined by a field oxide film, Forming a contact hole for exposing the second diffusion region on a semiconductor substrate having a bit line formed in contact with a region and having an insulating layer and a planarization layer formed on the entire surface thereof; A step of forming a conductive layer in contact with the first diffusion region, a step of forming an etching prevention layer on a portion of the conductive layer corresponding to the contact hole and forming a side wall on a side surface of the etching prevention layer, Etching the exposed portion of the conductive layer using a mask as a mask, removing the etch stop layer, A step of dry-etching the exposed portion of the conductive layer using a mask so as to leave a predetermined thickness of the conductive layer, a step of post-treating the etched surface of the conductive layer to etch a predetermined thickness and depositing a polymer, And removing the remaining sidewall.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the accompanying drawings.
제1도 내지 제5도는 본 발명의 일 실시예에 따른 커패시터의 제조방법을 도시하는 공정도이다.FIGS. 1 to 5 are process drawings showing a method of manufacturing a capacitor according to an embodiment of the present invention.
제1도를 참조하면, 반도체기판(11) 상의 필드산화막(13)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(19)과 소오스 및 드레인영역(15)(17)이 형성된다. 그리고, 드레인영역(17)과 접촉되어 전기적을 연결되는 비트라인(23)이 형성된다. 또한, 상술한 구조의 전 표면에 절연층(21)이 형성되고, 이 절연층(21) 상에 산화실리콘이 증착되어 평탄화층(25)이 형성된다. 상술한 구조에서 평탄화층(25)과 절연층(21)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 제거하여 소오스영역(15)을 노출시키는 접촉구(27)를 형성한다.Referring to FIG. 1, a transistor is formed in an active region defined by a field oxide film 13 on a semiconductor substrate 11. The transistor has a gate electrode 19 and source and drain regions 15 and 17 formed therein. A bit line 23 is formed in contact with the drain region 17 to be electrically connected. An insulating layer 21 is formed on the entire surface of the structure described above and silicon oxide is deposited on the insulating layer 21 to form the planarization layer 25. [ A predetermined portion of the planarization layer 25 and the insulating layer 21 is removed by a photolithography method to form a contact hole 27 for exposing the source region 15 in the above structure.
제2도를 참조하면, 평탄화층(25) 상에 접촉구(27)를 채워 소오스영역(15)과 접촉되는 도전층(29)을 형성한다. 상기에서 제1도전층(29)을 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition:이하, CVD라 칭함) 방법으로 두껍게 증착하여 형성한다. 그리고, 도전층(29)상에 산화실리콘을 CVD 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하여 상기 접촉구(27)와 대응하는 부분에 식각방지층(31)을 형성한다.Referring to FIG. 2, a contact hole 27 is filled on the planarization layer 25 to form a conductive layer 29 in contact with the source region 15. The first conductive layer 29 is formed by depositing impurity-doped polycrystalline silicon thickly by CVD (Chemical Vapor Deposition) method. Then, silicon oxide is deposited on the conductive layer 29 by a CVD method and is patterned by a photolithography method to form an etching prevention layer 31 at a portion corresponding to the contact hole 27. [
제3도를 참조하면, 식각방지층(31)의 측면에 측벽(33)을 형성한다. 상기 측벽(33)은 도전층(29)과 식각방지층(31) 상에 질화실리콘을 CVD 방법으로 증착한 후 에치백(etch back)하므로써 형성된다. 그리고, 식각방지층(31)과 측벽(33)을 마스크로 사용하여 도전층(29)의 노출된 부분을 Cl2/O, Cl2, HBrCl2/He-O2또는 HBr/Cl2/O2등의 가스로 평탄화층(25)이 노출되도록 플라즈마 식각하여 제거한다.Referring to FIG. 3, a side wall 33 is formed on a side surface of the etching preventing layer 31. The side wall 33 is formed by depositing silicon nitride on the conductive layer 29 and the etching prevention layer 31 by CVD and then etch back. The exposed portions of the conductive layer 29 are etched using Cl 2 / O, Cl 2 , HBrCl 2 / He-O 2 or HBr / Cl 2 / O 2 Or the like, to expose the planarization layer 25.
제4도를 참조하면, 도전층(29) 상의 식각방지층(31)을 제거한다. 상기 식각방지층(31) 제거시 평탄화층(25)을 감광막(도시되지 않음)으로 덮어 식각되지 않도록 한다. 그리고, 측벽(33)을 마스크로 사용하여 도전층(29)의 노출된 부분을 Cl2/O, Cl2, HBrCl2/He-O2또는 HBr/Cl2/O2등의 가스를 사용하는 플라즈마 식각 방법으로 소정 두께가 남도록 이방성 식각하여 제거한다. 상기에서, 식각되지 않고 잔류하는 도전층(29)은 크라운 구조를 이루며 커패시터의 스토리지전극이 된다.Referring to FIG. 4, the etch stop layer 31 on the conductive layer 29 is removed. When the etching prevention layer 31 is removed, the planarization layer 25 is covered with a photoresist (not shown) so as not to be etched. The exposed portion of the conductive layer 29 is etched using a gas such as Cl 2 / O, Cl 2 , HBrCl 2 / He-O 2 or HBr / Cl 2 / O 2 using the side wall 33 as a mask And is anisotropically etched away by a plasma etching method so that a predetermined thickness remains. In the above, the conductive layer 29 remaining unetched forms a crown structure and becomes a storage electrode of the capacitor.
제5도를 참조하면, 잔류하는 도전층(29)의 식각된 표면을 플라즈마 방법으로 후처리한다. 상기에서 잔류하는 도전층(29)의 표면은 플라즈마에 의해 손상된다. 그러므로,잔류하는 도전층(29)을 CHF3, CF4또는 O2등의 식각 가스를 사용하는 플라즈마 식각 방법으로 손상된 표면을 얇게 식각하여 제거함과 동시에 이 표면에 CFx 계열의 폴리머가 증착시킨다. 이때, 플라즈마의 소스(source)로 마이크로파 발생기를 사용하였으며,사용 전력은 100∼500W이고, 식각 가스의 총 유량이 300∼1000SCCM이며, 압력은 800∼1500mT이다. 그리고, 도선층(29)상에 잔류하는 측벽(33)을 H3PO4, BOE, HF 또는 NH4OH/H2O2/H2O 등의 용액을 사용하는 습식 식각 방법에 의해 제거한다. 이 때, 도선층(29)은 손상된 표면이 제거되었고 표면에 폴리머가 형성되어 있으므로 식각 용액에 의해 식각되는 것이 방지된다.Referring to FIG. 5, the etched surface of the remaining conductive layer 29 is post-treated by the plasma method. The surface of the remaining conductive layer 29 in the above is damaged by the plasma. Therefore, the remaining conductive layer 29 is thinly etched to remove the damaged surface by a plasma etching method using an etching gas such as CHF 3 , CF 4, or O 2 , and at the same time, a CF x series polymer is deposited on the surface. At this time, a microwave generator was used as a source of the plasma, the power used was 100 to 500 W, the total flow rate of the etching gas was 300 to 1000 SCCM, and the pressure was 800 to 1500 mT. The side wall 33 remaining on the conductor layer 29 is removed by a wet etching method using a solution such as H 3 PO 4 , BOE, HF or NH 4 OH / H 2 O 2 / H 2 O . At this time, the lead layer 29 is prevented from being etched by the etching solution because the damaged surface is removed and the polymer is formed on the surface.
본 발명은 다른 실시예로 평탄화층 상에 질화실리콘으로 이루어진 보호막을 더 형성할 수도 있다. 상기 보호막은 도선층 상에 형성된 식각방지층을 제거할 때 감광막을 사용하지 않고도 평탄화층이 식각되는 것을 방지할 수 있다.In another embodiment of the present invention, a protective film made of silicon nitride may be further formed on the planarization layer. The protective layer may prevent the planarization layer from being etched without using a photoresist layer when removing the etch stop layer formed on the lead layer.
상술한 바와 같이 본 발명에 따른 커패시터의 제조방법은 측벽을 마스크로 사용하여 도전층의 노출된 부분을 플라즈마 식각한 후 이 플라즈마에 의해 도전층을 CHF3, CF4또는 O2등의 식각 가스를 사용하는 플라즈마 식각 방법으로 식각하여 손상된 표면을 얇게 제거함과 동시에 표면에 CFx 계열의 폴리머가 증착시킨다.As described above, in the method of manufacturing the capacitor according to the present invention, the exposed portion of the conductive layer is plasma-etched using the side wall as a mask, and then the conductive layer is etched with an etching gas such as CHF 3 , CF 4, or O 2 By using the plasma etching method used, the damaged surface is thinly removed and the CFx series polymer is deposited on the surface.
따라서, 본발명은 도전층 상의 잔류하는 측벽을 습식 식각하여 제거할 때 식각 용액에 의해 도전층이 식각되어 붕괴되는 것을 방지할 수 있는 잇점이 있다.Accordingly, the present invention has the advantage that it is possible to prevent the conductive layer from being etched and collapsed by the etching solution when the remaining side walls on the conductive layer are removed by wet etching.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044479A KR100210854B1 (en) | 1996-10-08 | 1996-10-08 | Method of manufacturing capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960044479A KR100210854B1 (en) | 1996-10-08 | 1996-10-08 | Method of manufacturing capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980026142A KR19980026142A (en) | 1998-07-15 |
| KR100210854B1 true KR100210854B1 (en) | 1999-07-15 |
Family
ID=19476564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960044479A KR100210854B1 (en) | 1996-10-08 | 1996-10-08 | Method of manufacturing capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100210854B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115643746A (en) * | 2021-07-19 | 2023-01-24 | 长鑫存储技术有限公司 | Semiconductor structure and preparation method thereof |
| US11856756B2 (en) | 2021-07-19 | 2023-12-26 | Changxin Memory Technologies, Inc. | Semiconductor structure and manufacturing method thereof |
-
1996
- 1996-10-08 KR KR1019960044479A patent/KR100210854B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980026142A (en) | 1998-07-15 |
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