KR100210395B1

KR100210395B1 - Mpeg-2 부호화기에 있어서 차분펄스 부호변조기

Info

Publication number: KR100210395B1
Application number: KR1019960035232A
Authority: KR
Inventors: 김민년
Original assignee: 전주범; 대우전자주식회사
Priority date: 1996-08-23
Filing date: 1996-08-23
Publication date: 1999-07-15
Also published as: KR19980015794A

Abstract

본 발명은 MPEG-2 부호화기에 있어서 차분펄스 부호변조기에 관한 것으로, 프레임 메모리 또는 움직임 추정기(ME)로부터 프레임 단위의 원영상 데이터(Org_data1, Org_data2)가 8비트씩 입력되는 래치부(30)와, 이 래치부(30)로부터의 원영상 데이터(Org_data1, Org_data2)와 움직임 보상기(MC)로부터 움직임 보상데이터(MCed_data1, MCed_data2)가 8비트씩 입력되어 감산되는 감산수단(32), 상기 래치부(30)와 상기 감산수단(32)으로부터의 영상데이터가 램컨트롤러(40)로부터의 라이트 어드레스신호(Wadrs)에 의해 저장됨과 더불어 리드 어드레스신호(Radrs)에 의해 독출되는 제1 및 제2RAM(34, 36), 시스템 제어부로부터 출력되는 코딩식별신호(inter_intra)에 의해 상기 제1 및 제2RAM(34, 36)의 영상데이터를 선택하는 멀티플렉서(38) 및 상기 제1 및 제2RAM(34, 36)에 저장된 영상데이터를 상기 멀티플렉서(38)를 통해 출력시키는 램컨트롤러(40)로 구성된 것을 특징으로 한다.

Description

MPEG-2 부호화기에 있어서 차분펄스 부호변조기

본 발명은 MPEG-2 부호화기에 있어서 차분펄스 부호변조기(DPCM)에 관한 것으로, 특히 MPEG-2 부호화기에서 차분펄스 부호변조기로 입력된 데이터가 램컨트롤러(RAMCON)로부터의 라이트 어드레스신호에 의해 저장수단(RAM)에 저장된 후 리드 어드레스신호에 의해 이산여현변환이 용이한 데이터의 형태로 출력됨으로써 이산여현변환이 용이하게 수행될 수 있도록 된 MPEG-2 부호화기에 있어서 차분펄스 부호변조기에 관한 것이다.

제1도는 일반적인 영상부호기를 나타낸 블록도로, 여기서 영상부호기는 프레임 메모리부(100), 차분펄스 부호변조기(120), 이산여현변환기(130; DCT), 양자화기(140; Q), 가변길이부호기(150; VLC), 역양자화기(160; IQ), 역이산여현변환기(170; IDCT), 가산기(180) 및 움직임보상기(190; MC)로 구성되어 있다.

한편, 상기 영상부호기는 이미 잘 알려진 바와 같이, 프레임 메모리부(100)를 매개로 입력되는 현재 영상신호와 움직임 보상기(190; MC)로부터 입력되는 이전 영상신호가 차분펄스 부호변조기(120)로 입력되고, 이후 상기 차분펄스 부호변조기(120)로부터의 영상 데이터가 이산여현변환기(130)로 입력되어 이산여현변환되게 된다. 다음에, 상기 이산여현변환기(130)에 의해 이산여현변환된 영상 데이터가 양자화기(140)로 입력되어 양자화가 수행되고, 양자화된 데이터가 지그재그 스캔 후 런랭쓰 부호화와 가변길이 부호화됨으로써 압축 보호화가 수행되게 된다.

상기한 바와 같은 MPEG-2 규정의 영상부호기에 있어서, I-픽쳐인 경우에는 그대로 출력되고, P-픽쳐와 B-픽쳐인 경우에는 화상간의 차 영상신호가 출력되도록 된 차분펄스 부호변조기가 필요하게 되었다.

또한, 상기 차분펄스 부호변조기로 입력되는 영상신호는 I-픽쳐와 P-픽쳐 및 B-픽쳐로 구분되는 바, 이러한 영상신호, 예컨대 이전 화면과 차분 화면(P-픽쳐, B-픽쳐) 및 현재 화면(I-픽쳐)은 그대로 출력되게 된다. 그러나, 이산여현변환기 설계시 이산여현변환이 효율적으로 수행되면서 변환시간의 감소를 위해 상기 차분펄스 부호변조기로부터 출력되는 출력값의 조정이 필요하게 되었다.

이에 본 발명은 상기한 문제점을 해결하기 위한 것으로, MPEG-2 부호화기에서 차분펄스 부호변조기로 입력된 데이터가 램컨트롤러(RAMCON)로부터의 라이트 어드레스신호에 의해 저장수단(RAM)에 저장된 후 리드 어드레스신호에 의해 이산여현변환이 용이한 데이터의 형태로 출력됨으로써 이산여현변환이 용이하게 수행될 수 있도록 된 MPEG-2 부호화기에 있어서 차분펄스 부호변조기를 제공하는데 그 목적이 있다.

상기한 바의 목적을 달성하기 위한 본 발명은, 프레임 메모리 또는 움직임 추정기로부터 프레임 단위의 원영상 데이터가 8비트씩 입력되는 래치부와, 이 래치부로부터의 원영상 데이터와 움직임 보상기로부터 움직임 보상데이터가 8비트씩 입력되어 감산되는 감산수단, 상기 래치부와 상기 감산수단으로부터의 영상데이터가 램컨트롤러로부터의 라이트 어드레스신호에 의해 저장됨과 더불어 리드 어드레스신호에 의해 독출되는 제1 및 제2RAM, 시스템 제어부로부터 출력되는 코딩식별신호에 의해 상기 제1 및 제2RAM의 영상데이터를 선택하는 멀티플렉서 및 상기 제1 및 제2RAM에 저장된 데이터를 상기 멀티플렉서를 통해 출력시키는 램컨트롤러로 구성된 것을 특징으로 한다.

상기한 바와 같이 구성된 본 발명은, MPEG-2 부호화기에서 차분펄스 부호변조기로 입력된 데이터가 램컨트롤러(RAMCON)로부터의 라이트 어드레스신호에 의해 저장수단(RAM)에 저장된 후 리드 어드레스신호에 의해 이산여현변환이 용이한 데이터의 형태로 출력됨으로써 이산여현변환이 용이하게 수행될 수 있게 된다.

제1도는 일반적인 영상부호기를 나타낸 블록도.

제2도는 본 발명에 따른 MPEG-2를 부호화기에 있어서 차분펄스 부호변조기의 1 실시예를 나타낸 블록도.

제3도는 제2도에 나타낸 램컨트롤러(RAMCON)를 나타낸 블록도.

제4도는 제3도에 나타낸 램컨트롤러의 동작타이밍을 나타낸 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

20 : 라이트 어드레스 발생부 22 : 리드 어드레스 발생부

23, 24 : 제1 및 제2 PLA 30 : 래치부

32 : 감산부 34, 36 : 제1 및 제2RAM

38 : 멀티플렉서 40 : 램컨트롤러(RAMCON)

이하, 본 발명의 바람직한 실시예를 첨부한 예시도면을 참조하여 상세히 설명한다.

먼저, 이산여현변환기(DCT)에 의해 이산여현변환이 수행되는 경우, 상기 변환은 8×8 블록단위로 수행되는 바, 이러한 8×8 블록단위의 처리는 차분펄스 부호변조기(DPCM)에서도 동일하게 적용되게 된다.

그리고, 다음 표 1은 차분펄스 부호변조기로 입력되는 8×8 영상블록 데이터에 대한 어드레스를 나타낸 것이다.

여기서, 상기 8×8 영상블록 데이터가 프레임 메모리 또는 움직임 추정기(ME)로부터 차분펄스 부호변조기로 입력되는 경우, 상기 영상데이터가 이산여현변환기에 의해 용이하게 변환되도록 하기 위해서는 상기 영상데이터를 래치(latch)에 정렬시킨 후 출력하게 된다.

한편, 현재 설계된 인코더에서의 데이터는 2 픽셀씩 처리되는 바, 이러한 2 픽셀의 데이터가 차분펄스 부호변조기로 입력되는 경우에는 다음과 같은 어드레스의 데이터가 다음과 같은 순서로 입력되게 된다.

(0, 1), (2, 3), (4, 5), (6, 7), (8, 9), (a, b), (c, d), ……

여기서, 상기 번호는 8비트로 이루어진 각 픽셀의 어드레스를 나타낸다.

이와 같은 어드레스의 데이터가 상기 차분펄스 부호변조기로 입력된 후 이산여현변환기에 의해 계산이 용이하게 수행되도록 하기 위해 상기 차분펄스 부호변조기는 다음과 같은 순서로 어드레스의 데이터를 출력하게 된다.

(0, 4), (1, 5), (2, 6), (3, 7), (8, c), (9, d), (a, e), ……

제2도는 본 발명에 따른 MPEG-2 부호화기에 있어서 차분펄스 부호변조기의 1 실시예를 나타낸 블록도로, 먼저 프레임 메모리 또는 움직임 추정기(ME)로 부터 프레임 단위의 원영상 데이터(Org_data1, Org_data2)가 8비트씩 래치부(30)로 입력되고, 또한 움직임 보상기(MC: motion compenstor)로부터 입력되는 움직임 보상데이터(MCed_data1, MCed_data2)가 8비트씩 감산기(32)로 입력되게 된다.

그리고, 상기 래치부(30)는 상기 원영상 데이터(Org_data1, Org_data2)를 제1RAM(34)으로 입력함과 더불어 상기 감산기(32)로 입력하고, 이 감산기(32)는 상기 래치부(30)로부터의 원영상 데이터(Org_data1, Org_data2)와 상기 움직임 보상기(MC)로부터의 움직임 보상데이터(MCed_data1, MCed_data2)의 차 영상데이터를 제2RAM(36)으로 입력하게 된다.

여기서, 상기 제1RAM(34)은 상기 래치부(30)로부터의 원영상 데이터(Org_data1, Org_data2), 즉 I-픽쳐를 저장하고, 상기 제2RAM(36)은 상기 감산기(32)로부터의 차 데이터, 즉 P-픽쳐와 B-픽쳐를 저장하게 된다.

이후, 상기 제1 및 제2RAM(34, 36)에 저장된 I-픽쳐와 P-픽쳐 및 B-픽쳐는 멀티플렉서(38)에 의해 선택적으로 출력되고, 이 멀티플렉서(38)는 시스템 제어부(도시되지 않음)로부터 입력되는 코딩식별신호(inter_intra)에 의해 인트라 코딩방식이면, I-픽쳐인 원영상 데이터(Org_data1, Org_data2)가 저장된 제1RAM(34)의 데이터를 출력하며, 인터 코딩방식이면 P-픽쳐 또는 B-픽쳐인 차 영상데이터가 저장된 제2RAM(36)의 데이터를 출력하게 된다.

여기서, 인트라 코딩방식인 경우 상기 시스템 제어부로부터 출력되는 코딩식별신호(inter-intra)가 1인 경우에는 상기 멀티플렉서(38)는 제1RAM(34)의 데이터를 출력하고, 인터 코딩방식인 경우 상기 시스템 제어부로 부터 출력되는 코딩식별신호(inter_intra)가 0인 경우에는 상기 멀티플렉서(38)는 제2RAM(36)의 데이터를 출력하게 된다.

한편, 램컨트롤러(40; RAMCON)가 라이트 어드레스신호(Wadrs)를 출력함으로써 상기 래치부(30)와 감산기(32)의 영상데이터가 상기 제1 및 제2RAM(34, 36)의 어드레스를 저장되게 된다.

이때, 상기 제1 및 제2RAM(34, 36)으로 입력되는 영상데이터는 2픽셀씩 처리되는 바, 이 입력데이터는 (0, 1), (2, 3), (4, 5), (6, 7)의 순서로 입력되고, 이후 상기 램컨트롤러(10)가 리드 어드레스(Radrs)를 출력하게 되면 영상데이터는 (0, 4), (1, 5), (2, 6), (3, 7)의 순서로 출력되게 된다.

제3도는 제2도에 나타낸 램컨트롤러를 나타낸 블록도로, 여기서 이해를 용이하게 하기 위해 각 구성블록과 이 구성블록으로 입출력되는 신호를 개괄적으로 설명하게 된다.

여기서, CLS신호는 시스템 클록이고, RST신호는 액티브 로우에서 동작되는 리세트신호이다. 그리고, MBS신호(macroblock start)는 프레임 메모리로부터 래치부(30)와 감산부(32)로 영상데이터가 입력되는 경우 출력에 의해 영상데이터의 입력시작을 나타내고, 이 MBS신호의 발생후 9 클록 번째부터 제1 및 제2RAM(34, 36)으로의 저장이 시작되게 된다.

그리고, 라이트 어드레스신호(Wadrs)는 상기 래치부(30)와 감산부(32)의 데이터가 제1 및 제2RAM(34, 36)으로 저장되는 어드레스신호이고, 라이트 이네이블신호(WREN)는 상기 MBS신호 이후 9클록 번째에 상기 래치부(30)와 감산부(32)의 데이터 저장을 가능하게 하는 신호이다.

또한, 리드 어드레스신호(Radrs)는 상기 제1 및 제2RAM(34, 36)에 저장된 데이터를 독출하는 어드레스신호이고, PBS신호(Pannel block start)는 MBS신호 이후 140 클록 번째부터 상기 제1 및 제2RAM(34, 36)에 저장된 데이터의 출력을 시작하는 신호이다.

한편, MBS신호가 입력되게 되면 9 클록이 지연된 후 데이터가 제1 및 제2RAM(34, 36)에 저장되는 바, 이는 입력데이터가 래치부(30)를 통과하는 동안 지연되도록 하기 위한 것이다.

이후, 상기 제1 및 제2RAM(34, 36)의 데이터가 독출되는 경우에는 상기 MBS신호 이후 140 클록 번째 PBS신호가 출력된 후 데이터의 독출이 시작되는데, 이러한 데이터를 독출하는 어드레스는 다양한 PLA를 통해 구현되고, 1개의 클록에 대해 2개의 화소가 출력되어 1번에 2개의 어드레스가 출력되게 된다.

여기서, 상기 제1PLA(23)로부터 출력되는 라이트 어드레스(Wadrs)는 다음 표 2와 같다.

또한, 상기 제2PLA(24)로부터 출력되는 리드 어드레스(Radrs)는 다음 표 3과 같다.

제4도는 제3도에 나타낸 램컨트롤러의 동작타이밍을 나타낸 타이밍도로, 여기서 MBS신호의 시작 이후 9 클록 번째에 라이트 어드레스신호(Wadrs)가 출력되고, 상기 MBS신호 시작 이후 140 클록 번째에 PBS신호가 출력되면서 리드 어드레스신호(Radrs)가 출력되게 된다.

한편, 본원 청구범위의 각 구성요건에 병기된 도면참조부호는 본원 발명의 이해를 용이하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.

이상에서 설명한 바와 같이 본 발명에 의하면, MPEG-2 부호화기에서 차분펄스 부호변조기로 입력된 데이터가 램컨트롤러(RAMCON)로부터의 라이트 어드레스신호에 의해 저장수단(RAM)에 저장된 후 리드 어드레스신호에 의해 이산여현변환이 용이한 데이터의 형태로 출력됨으로써 이산여현변환이 용이하게 수행될 수 있게 된다.

Claims

프레임 메모리 또는 움직임 추정기(ME)로부터 프레임 단위의 원영상 데이터(Org_data1, Org_data2)가 8비트씩 입력되는 래치부(30)부와, 이 래치부(30)로부터의 원영상 데이터(Org_data1, Org_data2)와 움직임 보상기(MC)로부터 움직임 보상데이터(MCed_data1, MCed_data2)가 8비트씩 입력되어 감산되는 감산수단(32), 상기 래치부(30)와 상기 감산수단(32)으로부터의 영상데이터가 램컨트롤러(40)로부터의 라이트 어드레스신호(Wadrs)에 의해 저장됨과 더불어 리드 어드레스신호(Radrs)에 의해 독출되는 제1 및 제2RAM(34, 36), 시스템 제어부로부터 출력되는 코딩식별신호(inter_intra)에 의해 상기 제1 및 제2RAM(34, 36)의 영상데이터를 선택하는 멀티플렉서(38) 및 상기 제1 및 제2RAM(34, 36)에 저장된 영상데이터를 상기 멀티플렉서(38)를 통해 출력시키는 램턴트롤러(40)로 구성된 것을 특징으로 하는 MPEG-2 부호화기에 있어서 차분펄스 부호변조기.
제1항에 있어서, 상기 램컨트롤러(40)는 MBS신호가 출력된 후 9 클록 번째에 제1PLA(23)를 통해 라이드 어드레스신호(Wadrs)를 출력함과 더불어 라이트 이네이블신호(WREN)를 출력하는 라이드 어드레스 발생수단(20)과, 상기 MBS신호가 출력된 후 140 클록 번째에 PBS신호를 출력하면서 제2PLA(24)를 통해 리드 어드레스신호(Radrs)를 출력하는 리드 어드레스 발생수단(22)으로 구성된 것을 특징으로 하는 MPEG-2 부호화기에 있어서 차분펄스 부호변조기.
제1항에 있어서, 상기 제1 및 제2 RAM(34, 36)은 각각 4개로 분리되어 구성되면서 상기 램컨트롤러(40)로부터의 리드 어드레스신호(Radrs)에 의해 2픽셀 단위로 영상데이터를 출력하는 것을 특징으로 하는 MPEG-2 부호화기에 있어서 차분펄스 부호변조기.