KR100207509B1 - Fir 필터를 이용한 안정화 체배기 - Google Patents

Abstract

본 발명은 주파수 체배기에 관한 것으로서, 특히 입력 신호에 대하여 항상 일정한 위상 변화 특성을 갖는 FIR 필터를 이용하여 안정된 주파수 체배를 하기 위한 FIR 필터를 이용한 안정화 체배기에 관한 것이다.

본 발명에 의한 FIR 필터를 이용한 안정화 체배기는 입력되는 디지털 신호의 위상을 90⁰지연시키기 위한 FIR 필터 및 상기 디지털 입력 신호와 90⁰지연된 입력 신호를 논리적으로 연산하여 양 신호가 다른 상태의 논리 값을 가질 때 하이 상태의 출력을 발생시키는 배타적 논리합 연산부를 포함함을 특징으로 한다.

본 발명에 의하면 위상을 90⁰지연시키기 위하여 FIR 필터를 이용함으로써, 공정의 변화에도 불구하고 정확한 2체배의 주파수 출력 및 출력 신호 파형의 듀티가 50%인 안정된 특성의 출력을 얻을 수 있는 효과가 있다.

Description

ＦＩＲ 필터를 이용한 안정화 체배기{Stability frequency multiplier by using FIR filter}

본 발명은 주파수 체배기에 관한 것으로서, 특히 입력 신호에 대하여 항상 일정한 위상 변화 특성을 갖는 FIR 필터를 이용하여 안정된 주파수 체배를 하기 위한 FIR 필터를 이용한 안정화 체배기에 관한 것이다.

종래의 기술에 의한 주파수 체배기는 도 1에 도시된 바와 같이 구성되어 있다. 종래의 기술에 의한 주파수 체배기의 지연 경로(11)는 경로에 인가되는 신호의 지연을 위해 반전기와 축전기로 구성되어 있다.

이러한 지연 경로(11)의 구성은 반도체 공정에 따라 반전기의 신호 반전 점과 축전기의 축전 용량의 변화로 인하여 신호 지연 시간이 변하게 된다. 따라서 이러한 지연 시간의 변화량이 여러 단의 반전기와 축전기를 거치면서 시뮬레이션의 결과와는 전혀 다르게 체배된 주파수 및 출력 파형의 듀티 또한 정확히 50%을 유지할 수 없는 결과를 얻게되는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는 지연 경로의 역할을 FIR 필터로 대치하여 시간의 변화량을 일정하게 하여 정확한 주파수 체배 특성을 갖는 FIR 필터를 이용한 안정화 체배기를 제공하는데 있다.

도 1은 종래의 기술에 의한 주파수 체배기의 구성도이다.

도 2는 본 발명에 의한 FIR 필터를 이용한 안정화 체배기의 구성도이다.

도 3은 도 2에 도시된 FIR 필터의 계수들의 상태도이다.

본 발명에 의한 FIR 필터를 이용한 안정화 체배기는 입력되는 디지털 신호의 위상을 90⁰지연시키기 위한 FIR 필터 및 상기 디지털 입력 신호와 90⁰지연된 입력 신호를 논리적으로 연산하여 양 신호가 다른 상태의 논리 값을 가질 때 하이 상태의 출력을 발생시키는 배타적 논리합 연산부를 포함함을 특징으로 한다.

상기 연산부에 입력되는 부호를 비교하여 구형파 출력을 발생시키는 부호 비교부를 더 포함함을 특징으로 한다.

상기 디지털 신호는 아날로그 입력 신호를 디지털 신호로 변환하는 아날로그/디지털 변환부에 의해 발생됨을 특징으로 한다.

상기 연산부에 아날로그 신호를 출력하기 위하여 디지털 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환부를 더 포함함을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시 예에 대하여 상세히 설명하기로 한다.

도 2는 본 발명에 의한 FIR 필터를 이용한 안정화 체배기의 구성도이다.

본 발명에 의한 FIR 필터를 이용한 안정화 체배기는 아날로그 신호를 디지털 신호로 변환하는 아날로그/디지털 변환부(21), 입력 신호의 위상을 90⁰지연시키기 위한 FIR 필터(22), 양 신호가 다른 상태의 논리 값을 가질 때 하이 상태의 출력을 발생시키는 배타적 논리합 연산부(23), 디지털 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환부(24), 연산부에 입력되는 부호를 비교하여 구형파 출력을 발생시키는 부호 비교부(25)로 구성된다.

아날로그/디지털 변환부(21)는 아날로그 입력 신호를 디지털 신호로 변환하여 출력한다.

FIR(Finite Impulse Response) 필터(22)는 π/2의 선형 위상 지연 특성을 갖기 위하여 비대칭(Anti symmetric)형의 필터를 사용한다. 위상 특성을 증명하면 다음과 같다.

만약 도 3과 같은 계수를 갖는다고 가정하자.

그러면 위의 계수를 갖는 FIR 필터의 임펄스 응답은 수학식 1과 같다.

H(Z) = h₀+ h₁z^-`1- h₁z^-3- h₀z^-4

= h₀(1-z^-4)+ h₁(z^-1- z^-3)

= h₀z^-2(z²- z^-2) + h₁z^-2(z¹- z^-1)

수학식 1에서 z=exp(jω)로 치환하면 수학식 2와 같이 된다.

H[exp(jω)] = h₀exp(-2jω)[exp(j2ω) - exp(-j2ω)]

+ h₁exp(-j2ω)[exp(jω) -exp(-jω)]

= exp(-j2ω)[j2h₀sin(2ω) + j2h₁sin(ω)]

= exp(-j2ω + jπ/2)[2h₀sin(2ω) + 2h₁sin(ω)]

따라서 위상각 Φ는 수학식 2로부터 다음과 같이 구해진다.

Φ = exp(-j(2ω-π/2)

수학식 3의 위상 표현 중에서 -π/2 = -90⁰의 위상 변화를 나타낸다.

따라서 FIR 필터(22)는 필터의 입력 신호를 기준으로 하여 -90⁰위상 지연된 출력을 발생시킨다.

여기서 제안된 필터 계수의 개수는 작기 때문에 회로의 복잡성도 낮아질 수 있다.

위와 같은 위상 변화의 특이성으로 인하여 항상 일정한 위상 변화를 보장함으로 안정된 회로를 구현할 수 있다.

배타적 논리합 연산부(23)는 아날로그/디지털 변환부(21)의 변환된 디지털 출력 신호와 디지털 출력 신호를 -90⁰위상 지연시킨 FIR 필터(22)의 출력 신호를 입력으로 하여 배타적 논리합 연산(Exclusive OR)을 실행한다.

배타적 논리합 연산부(23)의 출력 C는 다음 수학식 4와 같이 연산된다.

C = (-A) × B + A × (-B)

여기서 A, B는 입력 신호이다.

따라서 위의 배타적 논리합 연산을 실행하면 양 입력 신호의 로직 상태가 동일하지 않는 경우, 즉 한쪽의 입력이 하이(HIGH) 상태이면 다른 한쪽의 입력이 로우(LOW) 상태일 경우에만 하이 상태의 출력을 발생시킨다.

따라서 배타적 논리합 연산을 실행함으로써 입력 신호에 비해 2배 체배된 신호를 얻을 수 있게 된다.

그리고 디지털/아날로그 변환부(24)는 사용하고자 하는 출력 신호의 형태가 아날로그 신호의 형태인 경우에, 디지털 신호의 배타적 논리합 연산부(23)의 출력을 아날로그 신호로 변환시켜 출력한다.

부호 비교부(25)는 배타적 논리합 연산부(23)의 출력을 입력하여 하이 상태 또는 로우 상태의 로직을 비교하여 사용자가 원하는 레벨을 갖는 구형파를 출력시킨다.

상술한 바와 같이 본 발명에 의하면 위상을 90⁰지연시키기 위하여 FIR 필터를 이용함으로써, 공정의 변화에도 불구하고 정확한 2체배의 주파수 출력 및 출력 신호 파형의 듀티가 50%인 안정된 특성의 출력을 얻을 수 있는 효과가 있다.

Claims (3)

1. 입력되는 아날로그 입력신호를 디지털 신호로 변환시키기 위한 아날로그/디지털 변환부;

   상기 아날로그/디지털 변환부에서 출력되는 디지털 신호의 위상을 90⁰지연시키기 위한 비대칭형 FIR 필터; 및

   상기 아날로그/디지털 변환부에서 출력되는 디지털 신호와 상기 비대칭형 FIR 필터의 출력신호를 논리적으로 연산하여 양 신호가 다른 상태의 논리 값을 가질 때 하이 상태의 출력을 발생시키는 배타적 논리합 연산부를 포함함을 특징으로 하는 FIR 필터를 이용한 안정화 체배기.
2. 제1항에 있어서, 상기 배타적 논리합 연산부에 입력되는 부호를 비교하여 구형파 출력을 발생시키는 부호 비교부를 더 포함함을 특징으로 하는 FIR 필터를 이용한 안정화 체배기.
3. 제1항에 있어서, 상기 연산부에 아날로그 신호를 출력하기 위하여 디지털 신호를 아날로그 신호로 변환하는 디지털/아날로그 변환부를 더 포함함을 특징으로 하는 FIR 필터를 이용한 안정화 체배기.