KR100206964B1 - Interrupt request selecting circuit - Google Patents

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Abstract

본 발명은 하드웨어에서 뿐만 아니라 소프트웨어에서도 인터럽트 요구 신호를 발생하게 하는 인터럽트 요구 선택회로에 관한 것이며, 종래의 인터럽트 요구선택회로는 하드웨어상의 요구에 따라 인터럽트신호를 발생하거나, 소프트웨어상의 요구에 따라 인터럽트신호를 발생시킬 경우에도 이의 변환을 위해서는 하드웨어작업이 병행됨으로써,그 동작효율이 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 소프트웨어의 인터럽트 데이타를 디코딩하고 선택한 후, 다시 인코딩하여 인터럽트 요구신호를 발생시킴으로써,소프트웨어상에서 인터럽트 요구신호를 발생하는 것이 가능하다. 이와 같이 인에이블신호에 따라 하드웨어 또는 소프트웨어상에서 인터럽트 요구신호를 발생함으로써 인터럽트 요구 효율을 증가시키고, 소프트웨어 사용시 8비트의 인터럽트 데이타외에도 3비트의 인터럽트데이타를 사용하는 것이 가능하여 비트사용의 유연성과 효율성을 증가시키는 효과가 있다.The present invention relates to an interrupt request selection circuit for generating an interrupt request signal in hardware as well as in software, and a conventional interrupt request selection circuit generates an interrupt signal according to a demand on hardware, or generates an interrupt signal There is a problem that the operation efficiency is reduced because the hardware operation is performed in parallel for the conversion. According to the present invention, it is possible to generate an interrupt request signal in software by decoding and selecting interrupt data of software, and then encoding the interrupt data to generate an interrupt request signal. In this way, it is possible to increase the interrupt request efficiency by generating an interrupt request signal in hardware or software according to the enable signal, and it is possible to use 3-bit interrupt data in addition to 8-bit interrupt data when using software, .

Description

인터럽트 요구 선택회로Interrupt request selection circuit

본 발명은 인터럽트 요구 선택회로에 관한 것으로, 특히 하드웨어에서 뿐만 아니라 소프트웨어에서도 인터럽트 요구 신호를 발생하게 하며, 상기 하드웨어의 인터럽트 신호 또한 소프트웨어적으로 처리하여 사용효율을 향상시키는데 적당하도록 한 인터럽트 요구 선택회로에 관한 것이다.[0001] The present invention relates to an interrupt request selection circuit, and more particularly to an interrupt request selection circuit which causes an interrupt request signal to be generated not only in hardware but also in software, and also to process the interrupt signal of the hardware in a software manner, .

인터럽트 요구란 실행중인 프로그램에 대해서 처리중단을 요구하고 다른 프로그램이나 다른 루틴으로 제어를 옮기는 신호를 말하며, 이러한 인터럽트 요구는 일종의 프로그램분기의 일종이지만 분기명령에 의한 것이 아니라, 컴퓨터에 대한 하드웨어의 신호에 의해서 분기된다는 것이 특징이다. 이와 같이 하드웨어에서 인터럽트를 요구하는 종래의 인터럽트 요구 선택회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.An interrupt request is a signal that requests interruption to a program being executed and transfers control to another program or another routine. Such an interrupt request is a type of program branch, but is not a branch instruction, but a signal of a hardware to a computer . A conventional interrupt request selection circuit for requesting an interrupt in the hardware will be described in detail with reference to the accompanying drawings.

도 1은 종래의 인터럽트 요구 선택회로도로서, 이에 도시된 바와 같이 인터럽트신호(INT)를 발생시키는 인터럽트 발생부(1)와; 상기 인터럽트 발생부(1)에서 출력되는 인터럽트신호(INT)를 핀해더(J1∼J8)를 통해 입력받아 선택하여 인터럽트 요구 신호(IRQ)를 출력하는 선택부(2)로 구성된다. 이와 같이 구성된 종래의 인터럽트 요구 선택회로의 동작을 설명하면 다음과 같다.FIG. 1 is a circuit diagram showing a conventional interrupt request selecting circuit. As shown in FIG. 1, the interrupt request generating circuit includes an interrupt generating unit 1 for generating an interrupt signal INT; And a selector 2 for receiving an interrupt signal INT output from the interrupt generator 1 through pin decoders J1 through J8 and selecting the interrupt signal INT to output an interrupt request signal IRQ. The operation of the conventional interrupt request selection circuit configured as described above will be described below.

먼저, 정전, 장치나 기기의 오동작, 입출력 기기로 부터의 요구, 프로그램의 오류, 타이머로 부터의 시간보고, 콘솔로 부터의 조작자에 대한 개입요구 등이 있으면 인터럽트 발생부(1)는 인터럽트신호(INT)를 발생시키고, 상기 인터럽트신호(INT)를 핀해더(J1∼J8)를 통해 입력받은 선택부(2)는 입력받은 인터럽트신호(INT)를 하드웨어적으로 도통되어 있는 선로를 통해 인터럽트 요구신호(IRQ)로 하여 씨피유(도면생략)로 출력하게 된다.First, when there is a power failure, a malfunction of the apparatus or the apparatus, a request from the input / output apparatus, a program error, a time report from the timer, an intervention request to the operator from the console, etc., the interrupt generation unit 1 generates an interrupt signal And the selector 2 receiving the interrupt signal INT through the pins J1 through J8 generates an interrupt request signal INT through a hardware- (IRQ), and outputs the signal to a CPU (not shown).

그러나, 상기한 바와 같이 종래의 인터럽트 요구 선택회로는 하드웨어상의 요구에 따라 인터럽트신호를 발생하거나, 소프트웨어상의 요구에 따라 인터럽트신호를 발생시킬 경우에도 이의 변환을 위해서는 하드웨어작업이 병행됨으로써, 그 동작효율이 감소하는 문제점이 있었다.However, as described above, in the conventional interrupt request selecting circuit, when an interrupt signal is generated in response to a hardware requirement, or when an interrupt signal is generated in response to a software request, the hardware operation is performed in parallel for conversion, .

이와 같은 문제점을 감안한 본 발명은 인터럽트신호를 하드웨어 및 소프트웨어상에서 발생시켜 그 동작의 효율을 증가시킨 인터럽트 요구 선택회로의 제공에 그 목적이 있다.It is an object of the present invention to provide an interrupt request selection circuit which generates an interrupt signal in hardware and software and increases the operation efficiency.

제1도는 종래의 인터럽트 요구 선택회로도.FIG. 1 is a conventional interrupt request selection circuit; FIG.

제2도는 본 발명에 의한 인터럽트 요구 선택회로도.FIG. 2 is an interrupt request selection circuit according to the present invention; FIG.

제3도는 제2도에 있어서, 제1선택부의 상세도.FIG. 3 is a detailed view of the first selection unit in FIG. 2; FIG.

제4도는 제2도에 있어서, 제2선택부의 상세도.FIG. 4 is a detailed view of the second selection unit in FIG. 2; FIG.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

1 : 인터럽트 발생부 2, 4 : 선택부1: interrupt generating unit 2, 4: selecting unit

3 : 디코더 5 : 인코더3: decoder 5: encoder

TSB1∼TSB17 : 트라이 스테이트 버퍼 R1∼R8 : 부하 저항TSB1 to TSB17: Tri-state buffers R1 to R8: Load resistance

상기한 목적은 소프트웨어상에서 발생시킨 인터럽트 데이타를 디코딩하고, 그 디코딩된 데이타를 선택하고, 그 선택된 디코딩된 데이타를 인코딩하여 소프트웨어 상의 데이타를 인터럽트 요구신호로 변환하여 씨피유에 출력함으로써 달성되는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is achieved by decoding the interrupt data generated in the software, selecting the decoded data, encoding the selected decoded data, converting the data on the software into the interrupt request signal, and outputting the interrupt request signal to the CPU. The following will describe in detail with reference to one drawing.

도 2는 본 발명에 의한 인터럽트 선택회로도로서, 이에 도시한 바와 같이 인터럽트신호(INT)를 발생하는 인터럽트 발생부(1)와; 상기 인터럽트신호(INT)에 따라 입력받은 인터럽트 데이타(D0∼D7)를 디코딩하는 디코더(3)와; 인에이블신호(E1), ( E2)에 따라 상기 디코더(3)에서 디코딩된 데이타(DS0∼DS2) 또는 하위 3비트의 인터럽트 데이타(D0∼D2)를 입력받아 선택적으로 출력하는 제1선택부(4)와; 인에이블신호(E2)에 따라 상기 제1선택부(4)의 출력신호를 인코딩하여 소프트웨어적인 인터럽트 요구신호(IRQ)를 출력하는 인코더(5)와; 인에이블신호(E2)에 따라 온오프 제어되어 물리적인 스위치를 통해 각기 다른 경로로 인가되는 인터럽트신호(INT)를 하드웨어적인 인터럽트 요구신호(IRQ)로 하여 출력제어하는 제2선택부(2)로 구성된다. 이와 같은 구성의 본 발명에 의한 인터럽트 요구 선택회로의 동작을 설명하면 다음과 같다.FIG. 2 is a circuit diagram for selecting an interrupt according to the present invention. As shown in FIG. 2, the interrupt generating unit 1 generates an interrupt signal INT. A decoder 3 for decoding the interrupt data D0 to D7 received according to the interrupt signal INT; A first selector for receiving and selectively outputting decoded data (DS0 to DS2) or lower 3 bits of interrupt data (D0 to D2) in the decoder (3) according to enable signals (E1) and (E2) 4); An encoder 5 for encoding an output signal of the first selector 4 according to an enable signal E2 and outputting a software interrupt request signal IRQ; The second selector 2 for controlling the output of the interrupt signal INT, which is on-off controlled in accordance with the enable signal E2 and applied to the different path via the physical switch, as a hardware interrupt request signal IRQ . The operation of the interrupt request selecting circuit according to the present invention having such a structure will be described below.

먼저, 소프트웨어상의 요구에 의해 확장카드 또는 데이타버스(도면생략)로 부터 8비트의 인터럽트 데이타(D0~D7)가 디코더(3)에 입력되는 경우에는, 인터럽트 발생부(1)에서 발생한 인터럽트신호(INT)가 출력되고, 상기 8비트의 인터럽트 데이타(D0∼D7)를 입력받은 디코더(3)는 상기 인터럽트신호(INT)에 따라 그 입력받은 데이타를 디코딩하여 출력한다.First, when 8-bit interrupt data D0 to D7 are input to the decoder 3 from an expansion card or a data bus (not shown) in response to a software request, an interrupt signal INT). The decoder 3 receiving the 8-bit interrupt data D0 to D7 decodes the input data according to the interrupt signal INT and outputs the decoded data.

또한, 도 3은 제1선택부(4)의 상세도로서 이에 도시한 바와 같이, 인에이블신호(E1)를 반전입력받아 도통제어되어 상기 디코더(3)에서 디코딩된 데이터(DS0-DS2)를 출력제어하는 트라이 스테이트 버퍼(TSB1∼TSB3)와; 상기 인에이블신호(E1)를 직접 인가받아 상기 인터럽트데이터의 하위비트(D0-D2)를 출력제어하는 트라이 스테이트 버퍼(TSB3-TSB6)와; 상기 인에이블신호(E2)에 따라 도통제어되어 상기 트라이 스테이트 버퍼(TSB1∼TSB2) 또는 트라이 스테이트 버퍼(TSB3-TSB6)의 출력데이터를 출력하는 트라이 스테이트 버퍼(TSB7∼TSB9)로 구성되며, 상기 디코딩된 데이타(DS0∼DS2)와 하위 3비트의 데이타(D0∼D2)를 입력받은 제1선택부(4)에 인에이블신호(E1), (E2)가 각각 저전위와 고전위로 입력되어, 트라이 스테이트 버퍼(TSB1∼TSB3,TSB7∼TSB9)를 온시키고, 트라이 스테이트 버퍼(TSB4∼TSB6)를 오프시킴으로써, 상기 디코딩된 데이타(DS0∼DS2)를 선택하여 출력한다. 또한, 상기 제1선택부(4)에서 선택된 디코딩된 데이타(DS0∼DS2)를 입력받은 인코더(5)는 그 입력받은 데이타를 디코딩하여 출력신호인 인터럽트 요구신호(IRQ)를 씨피유(도면생략)로 출력한다.3 is a detailed diagram of the first selector 4. As shown in FIG. 3, the decoder 3 receives the inverted enable signal E1 and controls the decoder 3 to decode the data DS0-DS2. Tristate buffers (TSB1 to TSB3) for output control; A tristate buffer (TSB3-TSB6) for directly receiving the enable signal (E1) and controlling the output of the lower bits (D0-D2) of the interrupt data; And tristate buffers (TSB7 to TSB9) for controlling conduction in accordance with the enable signal (E2) and outputting output data of the tristate buffers (TSB1 to TSB2) or tristate buffers (TSB3 to TSB6) The enable signals E1 and E2 are inputted to the first selector 4 which receives the data DS0 to DS2 and the lower 3 bits of data D0 to D2 at the low potential and the high potential, The buffers TSB1 to TSB3 and TSB7 to TSB9 are turned on and the tristate buffers TSB4 to TSB6 are turned off to select and output the decoded data DS0 to DS2. The encoder 5 receives the decoded data DS0 to DS2 selected by the first selector 4 and decodes the input data to output an interrupt request signal IRQ as an output signal. .

그 다음, 소프트웨어상의 요구에 의해 확장카드 또는 데이타버스에서 3비트의 인터럽트 데이타(D0∼D2)가 디코더(3) 입력되는 경우에는, 인터럽트 발생부(1)에서 발생한 인터럽트신호(INT)가 출력되고, 상기 3비트의 인터럽트 데이타(D0∼D2)를 입력받은 디코더(3)는 상기 인터럽트신호(INT)에 따라, 그 입력받은 데이타(D0∼D2)를 디코딩하여 출력한다. 또한, 상기 디코딩된 데이타(DS0∼DS2)와 하위 3비트의 데이타(D0∼D2)를 입력받은 제1선택부(4)에 인에이블신호(E1), (E2)가 모두 고전위로 입력되어, 트라이 스테이트 버퍼(TSB4∼TSB9)를 온시키고, 트라이 스테이트 버퍼(TSB1∼TSB3)를 오프시킴으로써, 인터럽트 데이타(D0~D2)가 선택되어 인코더(5)로 출력된다. 상기 인코더(5)는 입력받은 3비트의 데이타(D0∼D2)를 인코딩하여 그 출력신호인 인터럽트 요구신호(IRQ)를 씨피유로 출력한다.Then, when three bits of interrupt data D0 to D2 are input to the decoder 3 from the expansion card or the data bus in response to a software request, the interrupt signal INT generated in the interrupt generation unit 1 is output , The decoder 3 receiving the 3-bit interrupt data D0 to D2 decodes the input data D0 to D2 according to the interrupt signal INT and outputs the decoded data D0 to D2. The enable signals E1 and E2 are inputted to the first selector 4 receiving the decoded data DS0 to DS2 and the lower 3 bits of data D0 to D2, The interrupt data D0 to D2 are selected and output to the encoder 5 by turning on the tri-state buffers TSB4 to TSB9 and turning off the tri-state buffers TSB1 to TSB3. The encoder 5 encodes the input 3-bit data D0 to D2 and outputs an interrupt request signal IRQ as an output signal thereof.

그 다음, 하드웨어상의 요구에 따라 인터럽트 요구신호(IRQ)를 발생시키는 경우, 즉 인에이블신호(E2)가 저전위로 입력되는 경우에는 인터럽트 발생부(1)에서 발생한 인터럽트신호(INT)를 제2선택부를 통해 씨피유로 출력하게 된다.Then, when the interrupt request signal IRQ is generated in accordance with a hardware requirement, that is, when the enable signal E2 is inputted to the low level, the interrupt signal INT generated by the interrupt generating unit 1 is set to the second selection And outputs it as a cipher.

즉, 도 4는 선택부(2)의 상세도로서 이에 도시된 바와같이, 인에이블신호(E2)에 의해 도통제어되어 물리적인 스위치를 통해 각기 다른 경로를 통해 인가되는 상기 인터럽트신호(INT)를 출력제어하는 트라이 스테이트 버퍼(TSB10∼TSB17)와; 각 트라이 스테이트 버퍼(TSB10∼TSB17)의 출력단과 접지를 연결하는 부하 저항(R1∼R8)으로 구성되며, 상기 저전위의 인에이블신호(E2)에 의해 트라이 스테이트 버퍼(TSB10∼TSB17)가 도통되어 하드웨어적인 스위치를 통해 각기 다른 경로로 출력되는 인터럽트신호(INT)를 인터럽트 요구신호(IRQ)로써 씨피유로 출력하게 된다.That is, FIG. 4 is a detailed diagram of the selector 2. As shown in FIG. 4, the interrupt signal INT is controlled by the enable signal E2 and applied through different paths through physical switches. Tristate buffers (TSB10 to TSB17) for output control; And load resistors R1 to R8 for connecting the output terminals of the tristate buffers TSB10 to TSB17 to the ground and the tri-state buffers TSB10 to TSB17 are turned on by the low potential enable signal E2 The interrupt signal (INT) output through different hardware paths is output as an interrupt request signal (IRQ).

상기한 바와 같이, 본 발명에 의한 인터럽트 요구 선택회로는 인에이블신호에 따라 하드웨어 또는 소프트웨어상에서 인터럽트 요구신호를 발생함으로써 종래 하드웨어적인 인터럽트신호만을 처리하는 회로에 비해 인터럽트 요구 효율이 증가되며, 소프트웨어 사용시 8비트의 인터럽트 데이타 외에도 3비트의 인터럽트데이타를 사용하는 것이 가능하게 됨으로써, 비트사용의 유연성과 효율성을 증가시키는 효과가 있다.As described above, the interrupt request selection circuit according to the present invention generates an interrupt request signal in hardware or software according to an enable signal, thereby increasing the interrupt request efficiency compared to a circuit that processes only a conventional hardware interrupt signal. It is possible to use 3-bit interrupt data in addition to the interrupt data of the bit, thereby increasing the flexibility and efficiency of bit use.

Claims (3)

인터럽트신호(INT)를 발생하는 인터럽트 발생부(1)와; 상기 인터럽트신호(INT)에 따라 입력받은 인터럽트 데이타(D0∼D7)를 디코딩하는 디코더(3)와; 인에이블신호(E1), (E2)에 따라 상기 디코더(3)에서 디코딩된 데이타(DS0∼DS2) 또는 하위 3비트의 인터럽트 데이타(D0∼D2)를 입력받아 선택적으로 출력하는 제1선택부(4)와; 인에이블신호(E2)에 따라 상기 제1선택부(4)의 출력신호를 인코딩하여 소프트웨어적인 인터럽트 요구신호(IRQ)를 출력하는 인코더(5)와; 인에이블신호(E2)에 따라 온오프 제어되어 물리적인 스위치를 통해 각기 다른 경로로 인가되는 인터럽트신호(INT)를 하드웨어적인 인터럽트 요구신호(IRQ)로 하여 출력제어하는 제2선택부(2)로 구성하여 된 것을 특징으로 하는 인터럽트 요구 선택회로.An interrupt generator (1) for generating an interrupt signal (INT); A decoder 3 for decoding the interrupt data D0 to D7 received according to the interrupt signal INT; A first selector for receiving and selectively outputting decoded data (DS0 to DS2) or lower 3 bits of interrupt data (D0 to D2) in the decoder (3) according to enable signals (E1) and (E2) 4); An encoder 5 for encoding an output signal of the first selector 4 according to an enable signal E2 and outputting a software interrupt request signal IRQ; The second selector 2 for controlling the output of the interrupt signal INT, which is on-off controlled in accordance with the enable signal E2 and applied to the different path via the physical switch, as a hardware interrupt request signal IRQ The interrupt request selecting circuit comprising: 제1항에 있어서, 제 1선택부(4)는 인에이블 신호(E1)를 반전입력받아 도통 제어되어 상기 디코더(3)에서 디코딩된 데이터(DS0-DS2)를 출력제어하는 트라이 스테이트 버퍼(TSB1∼TSB3)와; 상기 인에이블신호(E1)를 직접 인가받아 상기 인터럽트데이터의 하위비트(D0-D2)를 출력제어하는 트라이 스테이트 버퍼(TSB3-TSB6)와; 상기 인에이블신호(E2)에 따라 도통제어되어 상기 트라이 스테이트 버퍼(TSB1∼TSB2) 또는 트라이 스테이트 버퍼(TSB3-TSB6)의 출력데이터를 출력하는 트라이 스테이트 버퍼(TSB7∼TSB9)로 구성하여 된 것을 특징으로 하는 인터럽트 요구 선택회로.2. The decoder according to claim 1, characterized in that the first selector (4) comprises a tristate buffer (TSB1) for controlling the output of the decoded data (DS0-DS2) ≪ / RTI > A tristate buffer (TSB3-TSB6) for directly receiving the enable signal (E1) and controlling the output of the lower bits (D0-D2) of the interrupt data; And tristate buffers TSB7 to TSB9 which are controlled to be turned on in accordance with the enable signal E2 and output the output data of the tri-state buffers TSB1 to TSB2 or the tri-state buffers TSB3 to TSB6 To the interrupt request selecting circuit. 제1항에 있어서, 제 2선택부(2)는 반전입력되는 인에이블신호(E2)에 의해 도통제어되어, 물리적인 스위치를 통해 각기 다른 경로를 통해 인가되는 상기 인터럽트신호(INT)를 출력제어하는 트라이 스테이트 버퍼(TSB10∼TSB17)와; 각 트라이 스테이트 버퍼(TSB10∼TSB17)의 출력단과 접지를 연결하는 부하 저항(R1∼R8)으로 구성하여 된 것을 특징으로 하는 인터럽트 요구 선택회로.2. The semiconductor memory device according to claim 1, wherein the second selector (2) is controlled to be turned on by an inverted enable signal (E2), and the interrupt signal (INT) Tristate buffers TSB10 to TSB17; And load resistors (R1 to R8) for connecting an output terminal of each tristate buffer (TSB10 to TSB17) and ground.
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