KR19980036697A - Interrupt request selection circuit - Google Patents

Interrupt request selection circuit Download PDF

Info

Publication number
KR19980036697A
KR19980036697A KR1019960055292A KR19960055292A KR19980036697A KR 19980036697 A KR19980036697 A KR 19980036697A KR 1019960055292 A KR1019960055292 A KR 1019960055292A KR 19960055292 A KR19960055292 A KR 19960055292A KR 19980036697 A KR19980036697 A KR 19980036697A
Authority
KR
South Korea
Prior art keywords
interrupt
signal
data
interrupt request
software
Prior art date
Application number
KR1019960055292A
Other languages
Korean (ko)
Other versions
KR100206964B1 (en
Inventor
구교락
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960055292A priority Critical patent/KR100206964B1/en
Publication of KR19980036697A publication Critical patent/KR19980036697A/en
Application granted granted Critical
Publication of KR100206964B1 publication Critical patent/KR100206964B1/en

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/102—Program control for peripheral devices where the programme performs an interfacing function, e.g. device driver
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked

Abstract

본 발명은 하드웨어에서 뿐만 아니라 소프트웨어에서도 인터럽트 요구 신호를 발생하게 하는 인터럽트 요구 선택회로에 관한 것이며, 종래의 인터럽트 요구 선택회로는 하드웨어상의 요구에 따라 인터럽트신호를 발생하거나, 소프트웨어상의 요구에 따라 인터럽트신호를 발생시킬 경우에도 이의 변환을 위해서는 하드웨어작업이 병행됨으로써, 그 동작효율이 감소하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 소프트웨어의 인터럽트 데이타를 디코딩하고 선택한 후, 다시 인코딩하여 인터럽트 요구신호를 발생시킴으로써, 소프트웨어상에 인터럽트 요구신호를 발생하는 것이 가능하다. 이와 같이 인에이블신호에 따라 하드웨어 또는 소프트웨어상에서 인터럽트 요구 신호를 발생함으로써 인터럽트 요구 효율을 증가시키고, 소프트웨어 사용시 8비트의 인터럽트 데이타 외에도 3비트의 인터럽트 데이타를 사용하는 것이 가능하여 비트사용의 유연성과 효율성을 증가시키는 효과가 있다.The present invention relates to an interrupt request selecting circuit for generating an interrupt request signal not only in hardware but also in software. The conventional interrupt request selecting circuit generates an interrupt signal in accordance with a request on hardware or generates an interrupt signal in accordance with a request on software. In the case of the generation, the hardware work is performed in parallel for the conversion thereof, thereby reducing the operation efficiency. In view of such a problem, the present invention can generate an interrupt request signal on software by decoding and selecting the interrupt data of the software, and then encoding and generating an interrupt request signal. In this way, the interrupt request signal can be generated in hardware or software according to the enable signal to increase the interrupt request efficiency, and it is possible to use 3 bit interrupt data in addition to 8 bit interrupt data when using the software, thereby improving flexibility and efficiency of bit use. There is an increasing effect.

Description

인터럽트 요구 선택회로Interrupt request selection circuit

본 발명은 인터럽트 요구 선택회로에 관한 것으로, 특히 하드웨어에서 뿐만 아니라 소프트웨어에서도 인터럽트 요구 신호를 발생하게 하는 인터럽트 요구 선택회로에 관한 것이다.The present invention relates to an interrupt request selection circuit, and more particularly, to an interrupt request selection circuit for generating an interrupt request signal not only in hardware but also in software.

인터럽트 요구란 실행중인 프로그램에 대해서 처리중단을 요구하고 다른 프로그램이나 다른 루틴으로 제어를 옮기는 신호를 말하며, 이러한 인터럽트 요구는 일종의 프로그램 분기의 일종이지만 분기명령에 의한 것이 아니라, 컴퓨터 대한 하드웨어의 신호에 의해서 분기된다는 것이 특징이다. 이와 같이 하드웨어에서 인터럽트를 요구하는 종래의 인터럽트 요구 선택회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.An interrupt request is a signal for requesting interruption to a running program and transferring control to another program or another routine. This interrupt request is a kind of program branch, but not by a branch instruction, but by a signal from the hardware of a computer. It is characterized by branching. As described above in detail with reference to the accompanying drawings, a conventional interrupt request selection circuit for requesting an interrupt in hardware is as follows.

도 1은 종래의 인터럽트 요구 선택회로도로서, 이에 도시된 바와 같이 인터럽트신호(INT)를 발생시키는 인터럽트 발생부(1)와; 상기 인터럽트 발생부(1)에서 출력되는 인터럽트신호(INT)를 핀해더(J1~J8)를 통해 입력받아 선택하여 인터럽트 요구 신호(IRQ)를 출력한 선택부(2)로 구성된다. 이와 같이 구성된 종래의 인터럽트 요구 선택회로의 동작을 설명하면 다음과 같다.1 is a conventional interrupt request selection circuit diagram, which comprises: an interrupt generator 1 for generating an interrupt signal INT as shown therein; And an interrupter (INT) output from the interrupt generator (1) through a pin header (J1 to J8) and selected to output an interrupt request signal (IRQ). The operation of the conventional interrupt request selection circuit configured as described above is as follows.

먼저, 정전, 장치나 기기의 오동작, 입출력 기기로부터의 요구, 프로그램의 오류, 타이머로부터의 시간보고, 콘솔로부터의 조작자에 대한 개입요구 등이 있으면 인터럽트 발생부(1)는 인터럽트신호(INT)를 발생시키고, 상기 인터럽트신호(INT)를 핀해더(J1~J8)를 통해 입력받은 선택부(2)는 입력받은 인터럽트신호(INT)를 하드웨어적으로 도통되어 있는 선로를 통해 인터럽트 요구 신호(IRQ)로 하여 씨피유(도면생략)로 출력하게 된다.First, if there is a power failure, malfunction of a device or device, a request from an input / output device, a program error, a time report from a timer, or an intervention request from an operator, the interrupt generator 1 generates an interrupt signal INT. And the selector 2 which receives the interrupt signal INT through the pin headers J1 to J8 and interrupts the interrupt request signal IRQ through a line that is electrically connected to the interrupt signal INT. It will be output to CFI oil (not shown).

그러나, 상기한 바와 같이 종래의 인터럽트 요구 선택회로는 하드웨어상의 요구에 따라 인터럽트신호를 발생하거나, 소프트웨어상의 요구에 따라 인터럽트신호를 발생시킬 경우에도 이 변환을 위해서는 하드웨어작업이 병행됨으로써, 그 동작효율이 감소하는 문제점이 있었다.However, as described above, the conventional interrupt request selection circuit generates an interrupt signal in response to a hardware request, or even generates an interrupt signal according to a software request. There was a decreasing problem.

이와 같은 문제점을 감안한 본 발명은 인터럽트신호를 하드웨어 및 소프트웨어상에 발생시켜 그 동작의 효율을 증가시킨 인터럽트 요구 선택회로의 제공에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide an interrupt request selection circuit which generates an interrupt signal on hardware and software and increases the efficiency of its operation.

도 1은 종래의 인터럽트 요구 선택회로도1 is a conventional interrupt request selection circuit diagram

도 2는 본 발명에 의한 인터럽트 요구 선택회로도2 is an interrupt request selection circuit diagram according to the present invention.

도 3은 도 2에 있어서, 제 1 선택부의 상세도3 is a detailed view of a first selection unit in FIG. 2; FIG.

도 4는 도 2에 있어서, 제 2 선택부의 상세도4 is a detailed view of a second selection unit in FIG. 2; FIG.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1 : 인터럽트 발생부2, 4 : 선택부1: interrupt generator 2, 4: selection

3 : 디코더5 : 인코더3: decoder 5: encoder

TSB1~TSB17 : 트라이 스테이트 버퍼R1~R8 : 저항TSB1 to TSB17: Tri-State Buffer R1 to R8: Resistance

상기한 목적은 소프트웨어상에서 발생시킨 인터럽트 데이타를 디코딩하고, 그 디코딩된 데이타를 선택하고, 그 선택된 디코딩된 데이타를 인코딩하여 소프트웨어 상의 데이타를 인터럽트 요구신호로 변환하여 씨피유에 출력함으로써 달성되는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is achieved by decoding the interrupt data generated in software, selecting the decoded data, encoding the selected decoded data, converting the data in software into an interrupt request signal, and outputting it to CPI. Referring to the drawings in detail as follows.

도 2는 본 발명에 의한 인터럽트 선택회로도로서, 이에 도시된 바와 같이 인터럽트신호(INT)를 발생하는 인터럽트 발생부(1)와; 상기 인터럽트 발생부(1)에서 발생한 인터럽트신호(INT)에 따라 입력받은 인터럽트 데이터(D0~D7)를 디코딩하는 디코더(3)와; 인에이블신호(EN1), (EN2)에 따라 상기 디코더(3)의 출력신호 및 인터럽트 데이타의 하위 비트 세개를 입력받아 선택출력하는 제 1 선택부(4)와; 인에이블신호(EN2)에 따라 상기 제 1 선택부(4)의 출력신호를 인코딩하여 인터럽트 요구 신호(IRQ)를 출력하는 인코더(5)와; 인에이블신호(EN2)에 따라 상기 인터럽트 발생부(1)의 출력인 인터럽트신호(INT)를 입력받아 선택하여 출력하는 제 2 선택부(2)로 구성된다. 이와 같은 구성의 본 발명에 의한 인터럽트 요구 선택회로의 동작을 설명하면 다음과 같다.2 is an interrupt selection circuit diagram according to the present invention, and an interrupt generator 1 for generating an interrupt signal INT as shown therein; A decoder 3 for decoding the interrupt data D0 to D7 received according to the interrupt signal INT generated by the interrupt generator 1; A first selector (4) for receiving and outputting three lower bits of the output signal of the decoder (3) and the interrupt data according to the enable signals (EN1) and (EN2); An encoder (5) for outputting an interrupt request signal (IRQ) by encoding the output signal of the first selector (4) according to the enable signal (EN2); In accordance with the enable signal EN2, the second selector 2 receives an interrupt signal INT, which is an output of the interrupt generator 1, and selects and outputs the interrupt signal INT. The operation of the interrupt request selection circuit according to the present invention having such a configuration will be described below.

먼저, 소프트웨어상의 요구에 의해 확장카드 및 데이타버스(도면생략)로부터 8비트의 인터럽트 데이터(D0~D7)가 디코더(3)에 입력되는 경우에는, 인터럽트 발생부(1)에서 발생한 인터럽트신호(INT)가 출력되고, 상기 8비트의 인터럽트 데이터(D0~D7)를 입력받은 디코더(3)는 상기 인터럽트신호(INT)에 따라 그 입력받은 데이타를 디코딩하여 출력한다.First, when 8 bits of interrupt data D0 to D7 are input to the decoder 3 from the expansion card and the data bus (not shown) by the software request, the interrupt signal (INT) generated by the interrupt generator 1 The decoder 3 receiving the 8-bit interrupt data D0 to D7 decodes the received data according to the interrupt signal INT and outputs the decoded data.

또한, 도 3은 제 1 선택부(4)의 상세도로서 이에 도시한 바와 같이, 상기 디코딩된 데이타 (DS0~DS2)와 하위 3비트의 데이타(D0~D2)를 입력받은 제 1 선택부(4)에 인에이블신호(EN1), (EN2)가 각각 저전위와 고전위로 입력되어, 트라이 스테이트 버퍼(TSB1~TSB3, TSB7~TSB9)를 온시키고, 트라이 스테이트 버퍼(TSB4~TSB6)를 오프시킴으로써, 상기 디코딩된 데이타(DS0~DS2)를 선택하여 출력한다. 또한, 상기 제 1 선택부(4)에서 선택된 디코딩된 데이타(DS0~DS2)를 입력받은 인코더(5)는 그 입력받은 데이타를 디코딩하여 출력신호인 인터럽트 요구 신호(IRQ)를 씨피유(도면생략)로 출력한다.FIG. 3 is a detailed view of the first selector 4, and as shown therein, the first selector which receives the decoded data DS0 to DS2 and lower 3 bits of data D0 to D2. 4) enable signals EN1 and EN2 are input at low potential and high potential, respectively, to turn on the tri-state buffers TSB1 to TSB3, TSB7 to TSB9, and to turn off the tri-state buffers TSB4 to TSB6. The decoded data DS0 to DS2 are selected and output. In addition, the encoder 5 which has received the decoded data DS0 to DS2 selected by the first selector 4 decodes the received data and outputs an interrupt request signal IRQ, which is an output signal, as shown in FIG. Will output

그 다음, 소프트웨어상의 요구에 의해 확장카드 또는 데이타버스에서 3비트의 인터럽트 데이타(D0~D2)가 디코더(3)에 입력되는 경우에는, 인터럽트 발생부(1)에서 발생하는 인터럽트신호(INT)가 출력되고, 상기 3비트의 인터럽트 데이타(D0~D2)를 입력받은 디코더(3)는 상기 인터럽트신호(INT)에 따라, 그 입력받은 데이타(D0~D2)를 디코딩하여 출력한다. 또한, 상기 디코딩된 데이타(DS0~DS2)와 하위 3비트의 데이타(D0~D2)를 입력받은 제 1 선택부(4)에 인에이블신호(EN1), (EN2)가 모두 고전위로 입력되어, 트라이 스테이트 버퍼(TSB4~TSB9)를 온시키고, 트라이 스테이트 버퍼(TSB1~TSB3)를 오프시킴으로써, 인터럽트 데이타(D0~D2)가 선택되어 디코더(5)로 출력된다. 상기 디코더(5)는 입력받은 3비트의 데이타(D0~D2)를 디코딩하여 그 출력신호인 인터럽트 요구 신호(IRQ)를 씨피유로 출력한다.Then, when 3 bits of interrupt data D0 to D2 are input to the decoder 3 in the expansion card or the data bus by software request, the interrupt signal INT generated by the interrupt generator 1 is The decoder 3, which receives the 3-bit interrupt data D0 to D2, decodes the received data D0 to D2 according to the interrupt signal INT, and outputs the decoded data. In addition, the enable signals EN1 and EN2 are all input at high potential to the first selector 4 that receives the decoded data DS0 to DS2 and the lower 3 bits of data D0 to D2. By turning on the tri-state buffers TSB4 to TSB9 and turning off the tri-state buffers TSB1 to TSB3, the interrupt data D0 to D2 are selected and outputted to the decoder 5. The decoder 5 decodes the input 3-bit data D0 to D2 and outputs an interrupt request signal IRQ, which is an output signal, to the CPI.

그 다음, 하드웨어상의 요구에 따라 인터럽트 요구 신호(IRQ)를 발생시키는 경우, 즉 인에이블신호(EN2)가 저전위로 입력되는 경우에는 인터럽트 발생부(1)에서 인터럽트신호(INT)가 발생된다. 도 4는 선택부(2)의 상세도로서 이에 도시된 바와 같이, 상기 저전위의 인에이블신호(EN2)에 의해 트라이 스테이트 버퍼(TSB10~TSB17)가 도통되어 인터럽트 요구 신호(IRQ)를 씨피유로 출력하게 된다.Then, when the interrupt request signal IRQ is generated in response to a hardware request, that is, when the enable signal EN2 is input at a low potential, the interrupt signal INT is generated in the interrupt generator 1. FIG. 4 is a detailed view of the selector 2. As shown in the drawing, the tri-state buffers TSB10 to TSB17 are turned on by the low-potential enable signal EN2 so that the interrupt request signal IRQ is routed to the CFI. Will print.

상기한 바와 같이, 본 발명에 의한 인터럽트 요구 선택회로는 인에이블신호에 따라 하드웨어 또는 소프트웨어상에 인터럽트 요구신호를 발생함으로써 인터럽트 요구 효율을 증가시키고, 소프트웨어 사용시 8비트의 인터럽트 데이타 외에도 3비트의 인터럽트 데이타를 사용하는 것이 가능하게 됨으로써, 비트사용의 유연성과 효율성을 증가시키는 효과가 있다.As described above, the interrupt request selection circuit according to the present invention increases the interrupt request efficiency by generating an interrupt request signal on hardware or software according to the enable signal, and in addition to 8 bit interrupt data when using software, 3 bit interrupt data. Being able to use the PMI has the effect of increasing the flexibility and efficiency of the bit usage.

Claims (3)

인터럽트신호(INT)를 발생하는 인터럽트 발생부(1)와; 상기 인터럽트신호(INT)에 따라 입력받은 인터럽트 데이터(D0~D7)를 디코딩하는 디코더(3)와; 인에이블신호(EN1), (EN2)에 따라 상기 디코더(3)에서 디코딩된 데이타(DS0~DS2) 및 하위 3비트의 인터럽트 데이타(D0~D2)를 입력받아 선택출력하는 제 1 선택부(4)와; 인에이블신호(EN2)에 따라 상기 제 1 선택부(4)의 출력신호를 인코딩하여 인터럽트 요구 신호(IRQ)를 출력하는 인코더(5)와; 인에이블신호(EN2)에 따라 상기 인터럽트 발생부(1)의 출력인 인터럽트신호(INT)를 입력받아 선택하여 출력하는 제 2 선택부(2)로 구성하여 된 것을 특징으로 하는 인터럽트 요구 선택회로.An interrupt generator 1 for generating an interrupt signal INT; A decoder 3 for decoding the received interrupt data D0 to D7 according to the interrupt signal INT; A first selector 4 for receiving and selectively outputting data DS0 to DS2 and lower 3 bits of interrupt data D0 to D2 decoded by the decoder 3 according to the enable signals EN1 and EN2. )Wow; An encoder (5) for outputting an interrupt request signal (IRQ) by encoding the output signal of the first selector (4) according to the enable signal (EN2); And a second selector (2) for receiving and selecting an interrupt signal (INT), which is an output of the interrupt generator (1), in response to an enable signal (EN2). 제1항에 있어서, 제 1 선택부(4)는 인에이블신호(EN1)에 도통제어 되어 데이타를 출력하는 트라이 스테이트 버퍼(TSB1~TSB6)와; 인에이블신호(EN2)에 도통제어되어 상기 트라이 스테이트 버퍼(TSB1~TSB6)에서 선택된 데이타를 출력하는 트라이 스테이트 버퍼(TSB7~TSB9)를 포함하여 된 것을 특징으로 하는 인터럽트 요구 선택회로.2. The apparatus of claim 1, wherein the first selector (4) comprises: tri-state buffers (TSB1 to TSB6) for conducting and controlling data to the enable signal (EN1); And a tri-state buffer (TSB7 to TSB9) which is electrically controlled to the enable signal (EN2) and outputs data selected from the tri-state buffers (TSB1 to TSB6). 제1항에 있어서, 제 2 선택부(2)는 물리적인 스위치와 인에이블신호(EN2)에 의해 도통제어되는 트라이 스테이트 버퍼(TSB10~TSB17)와; 상기 트라이 스테이트 버퍼(TSB10~TSB17)의 출력단과 접지를 연결하는 저항(R1~R8)을 포함하여 된 것을 특징으로 하는 인터럽트 요구 선택회로.2. The second selector (2) according to claim 1, further comprising: tri-state buffers TSB10 to TSB17 which are electrically controlled by a physical switch and an enable signal EN2; And a resistor (R1-R8) connecting the output terminal of the tri-state buffers TSB10 to TSB17 to ground.
KR1019960055292A 1996-11-19 1996-11-19 Interrupt request selecting circuit KR100206964B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960055292A KR100206964B1 (en) 1996-11-19 1996-11-19 Interrupt request selecting circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960055292A KR100206964B1 (en) 1996-11-19 1996-11-19 Interrupt request selecting circuit

Publications (2)

Publication Number Publication Date
KR19980036697A true KR19980036697A (en) 1998-08-05
KR100206964B1 KR100206964B1 (en) 1999-07-01

Family

ID=19482472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960055292A KR100206964B1 (en) 1996-11-19 1996-11-19 Interrupt request selecting circuit

Country Status (1)

Country Link
KR (1) KR100206964B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734158B1 (en) * 2000-01-24 2007-07-03 프리스케일 세미컨덕터, 인크. Flexible interrupt controller that includes an interrupt force register

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734158B1 (en) * 2000-01-24 2007-07-03 프리스케일 세미컨덕터, 인크. Flexible interrupt controller that includes an interrupt force register

Also Published As

Publication number Publication date
KR100206964B1 (en) 1999-07-01

Similar Documents

Publication Publication Date Title
US6122284A (en) Multidrop analog signal bus
JPH07302240A (en) Computer system and method for extraction of isa-type subbusto outside of integrated processor
KR970059951A (en) Interrupt Distribution Technology for PCMCIA Cards
JP2582077B2 (en) Bus connection method
KR19980036697A (en) Interrupt request selection circuit
US20080183793A1 (en) Logic circuit
Aghaghiri et al. ALBORZ: address level bus power optimization
KR970066798A (en) A reset device for a modem having a high-speed mode conversion function
KR970059876A (en) Central processing unit drive frequency automatic selection device and control method thereof
JPH08106345A (en) Interface device between different voltage elements
KR100496479B1 (en) Address signal decoding circuit
KR0114336Y1 (en) Serial input/output interface circuit
KR100311040B1 (en) Data bus using multiple adjustable current levels
KR100631495B1 (en) Microprocessor
JPH05250269A (en) Memory access system and information processor
SU1564633A1 (en) Device for addressing immediate-access memory
JPH11282788A (en) Device and method for preparing data for characterizing various units in bus system
KR100240963B1 (en) Plc apparatus and control method
KR940000221B1 (en) Ladder command processor apparatus
JPS6313553Y2 (en)
KR200169599Y1 (en) Switch input circuit using diode
KR890005154B1 (en) Quod-watt chip selecting circuit
KR960016271B1 (en) Exchange riset -out circuit
CN112180772A (en) DDS and signal generator implementation system based on stm32 single chip microcomputer and broadband operational amplifier
KR19980083459A (en) Databus Sizing Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050322

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee