KR100206559B1

KR100206559B1 - Coding device for doubly separated memory and method of controlling the same

Info

Publication number: KR100206559B1
Application number: KR1019960015752A
Authority: KR
Inventors: 강호열
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-05-13
Filing date: 1996-05-13
Publication date: 1999-07-01
Also published as: KR970076813A

Abstract

이 발명은 이중 분할 메모리 코딩 장치 및 그 제어 방법에 관한 것으로, 제1메모리와 제2메모리의 이중 분할 구조로 되어 있으며 상기 제1메모리에는 샘플링된 전체 데이터 중 홀수번째 또는 짝수번째 데이터가 코딩되고 상기 제2메모리에는 상기 샘플링된 전체 데이터에서 짝수번째 데이터와 홀수번째 데이터의 변이량에 해당하는 데이터가 코딩되는 이중 분할 메모리와, 상기 메모리의 번지를 지정하여 데이터가 코딩될 수 있도록 하기 위한 디코더와, 상기 제1 및 제2메모리에 코딩된 데이터를 가산하여 원하는 최종 출력 신호를 발생하는 가산기를 포함하여 구성되었으며, 샘플링된 데이터 전체를 코딩하지 않고 이중 분할 메모리를 사용하여 샘플링된 데이터의 변이량을 코딩하므로 메모리 용량을 줄여 동작 속도를 증가시키고 칩 사이즈를 줄일 수 있도록 설계된 이중 분할 메모리 코딩 장치 및 그 제어 방법에 관한 것이다.The present invention relates to a dual division memory coding apparatus and a method of controlling the same, and has a dual division structure of a first memory and a second memory, wherein odd-numbered or even-numbered data of all the sampled data are coded and The second memory includes a dual division memory in which data corresponding to the amount of variation of even-numbered data and odd-numbered data is coded in the entire sampled data, a decoder for designating the address of the memory so that the data can be coded; It is configured to include an adder that adds the coded data to the first and second memories to generate a desired final output signal, and codes the amount of variation of the sampled data using a dual partition memory without coding the entire sampled data. Reduce capacity to increase operating speed and reduce chip size Designed to split the double coding memory device and to a control method thereof.

Description

Dual partition memory code device and control method thereof.

제1도는 이 발명의 실시예에 따른 이중 분할 메모리 코딩(R0M Coding) 장치의 블록도,1 is a block diagram of an R0M Coding apparatus according to an embodiment of the present invention.

제2도의 (a)∼(c)는 이 발명의 실시예에 따른 사인파(Sine Wave)의 샘플링(Sampling) 및 코딩 과정을 나타낸 예시도,(A) to (c) of FIG. 2 are exemplary diagrams illustrating a sampling and coding process of a sine wave according to an embodiment of the present invention;

제3도는 이 발명의 실시예에 따른 이중 분할 메모리 코딩 장치의 제어 방법을 나타낸 제어 흐름도이다.3 is a control flowchart illustrating a control method of a dual division memory coding apparatus according to an exemplary embodiment of the present invention.

이 발명은 이중 분할 메모리 코딩 장치 및 그 제어 방법에 관한 것으로서, 더욱 상세히 말하자면 샘플링(Sampling)된 특정 파형의 데이터를 메모리에 코딩(Coding)하는 데에 있어서 이중 분할 메모리를 사용하므로, 동작 속도를 증가시키고 칩 사이즈(Chip Size)를 줄일 수 있도록 설계된 이중 분할 메모리 코딩 장치 및 그 제어 방법에 관한 것이다.The present invention relates to a dual division memory coding apparatus and a control method thereof, and more particularly, to increase the operation speed since the dual division memory is used to code data of a specific waveform sampled into a memory. The present invention relates to a dual partition memory coding apparatus and a control method thereof, which are designed to reduce the chip size.

특정한 파형 발생기를 포함하는 회로에 있어서, 변화하는 신호를 출력하기 위해서는 일반적으로 입력된 파형을 샘플링하여 샘플링된 데이터를 메모리(R0M)에 코딩한다.In a circuit including a specific waveform generator, in order to output a changing signal, the input waveform is generally sampled and the sampled data is coded into the memory R0M.

이렇게 하므로, 상기 메모리에 코딩된 데이터의 변화에 따라 최종 출력 신호를 변화시킬 수 있게 된다.By doing so, it is possible to change the final output signal according to the change of the data coded in the memory.

예를 들어, 제2도의 (a)에 도시된 바와 같이 음원 IC 설계에서 사인 파형을 샘플링하여 메모리에 코딩하는 경우가 있을 수 있다.For example, there may be a case where a sine waveform is sampled and coded into a memory in a sound source IC design as shown in FIG.

그러나, 상기 샘플링된 사인 파형을 코딩하는 데에 있어서 샘플링된 데이터 전체를 코딩하게 되면, 이로 인해 메모리의 용량이 커지게 되므로 칩 사이즈가 커지고 부하(Load)가 증가하여 동작 속도가 저하된다는 문제점이 있다.However, in coding the sampled sine waveform, when the entire sampled data is coded, the memory capacity increases, thereby increasing the chip size and increasing the load, thereby reducing the operating speed. .

따라서 이 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 샘플링된 특정 파형의 데이터를 메모리에 코딩하는 데에 있어서, 샘플링된 데이터 전체를 코딩하지 않고 이중 분할된 메모리를 사용하여 샘플링된 데이터의 변이량을 코딩하므로, 동작 속도를 증가시키고 칩 사이즈를 줄일 수 있는 이중 분할 메모리 코딩 장치 및 그 제어 방법을 제공하는 데에 있다.Accordingly, an object of the present invention is to solve the above-described conventional problem, and in coding data of a specific sampled waveform into a memory, the sampled data is sampled using a double divided memory without coding the entire sampled data. The present invention provides a dual division memory coding apparatus and a control method thereof, by coding an amount of variation of data, thereby increasing an operation speed and reducing a chip size.

상기의 목적을 달성하기 위한 이 발명의 구성은, 제1메모리와 제2메모리의 이중 분할 구조로 되어 있으며, 상기 제1메모리에는 샘플링된 전체 데이터 중 홀수번째 또는 짝수번째 데이터가 코딩되고, 상기 제2메모리에는 상기 샘플링된 전체 데이터에서 짝수번째 데이터와 홀수번째 데이터의 변이량에 해당하는 데이터가 코딩되는 이중 분할 메모리와: 상기 메모리의 번지를 지정하여 데이터가 코딩될 수 있도록 하기 위한 디코더와: 상기 제1 및 제2메모리에 코딩된 데이터를 가산하여 원하는 최종 출력 신호를 발생하는 가산기를 포함하여 이루어져 있다.In order to achieve the above object, a configuration of the present invention has a dual partition structure of a first memory and a second memory, wherein odd-numbered or even-numbered data of all the sampled data are coded. The dual memory includes: a dual partitioned memory in which data corresponding to variation amounts of even-numbered data and odd-numbered data are coded in the entire sampled data; and a decoder for designating the address of the memory so that the data can be coded. And an adder for adding the coded data to the first and second memories to generate a desired final output signal.

상기의 목적을 달성하기 위한 이 발명의 다른 구성은, 입력되는 파형을 샘플링하는 단계와: 제1메모리에 홀수 또는 짝수 샘플링 데이터를 코딩하는 단계와; 제2메모리에 짝수 샘플링 데이터와 홀수 샘플링 데이터의 변이량반큼의 데이터를 코딩하는 단계와: 상기 제1 및 제2메모리에 코딩된 데이터를 가산하여 원하는 출력신호를 얻는 단계를 포함하여 이루어져 있다.Another aspect of the present invention for achieving the above object comprises the steps of sampling an input waveform: coding odd or even sampling data in a first memory; Coding data of the amount of variation of the even sampling data and the odd sampling data into the second memory; and adding the coded data to the first and second memories to obtain a desired output signal.

이하, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 이 발명의 가장 바람직한 실시혜를 첨부된 도면을 참조로 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

제1도는 이 발명의 실시예에 따른 이중 분할 메모리 코딩 장치의 블록도이다.1 is a block diagram of a dual partition memory coding apparatus according to an embodiment of the present invention.

제1도에 도시되어 있듯이, 이 발명의 실시예에 따른 이중 분할 메모리 코딩 장치의 구성은, 제1메모리(ROM1)와 제2메모리(ROM2)의 이중 분할 구조로 되어 있으며, 상기 제1메모리(ROM1)에는 샘플링된 전체 데이터 중 홀수번째 데이터가 코딩되고, 상기 제2메모리(ROM2)에는 상기 샘플링된 전체 데이터에서 짝수번째 데이터와 홀수번째 데이터의 변이량에 해당하는 데이터가 코딩되는 이중 분할 메모리(10)와: 상기 메모리(10)의 번지를 지정하여 데이터가 코딩될 수 있도록 하기 위한 디코더(20)와: 상기 제1 및 제2메모리(ROM1, ROM2)에 코딩된 데이터를 가산하여 원하는 최종 출력 신호를 발생하는 가산기(30)를 포함하여 이루어져 있다.As shown in FIG. 1, the configuration of the dual division memory coding apparatus according to the embodiment of the present invention has a dual division structure of the first memory ROM1 and the second memory ROM2. In the ROM1, odd-numbered data is coded among all the sampled data, and in the second memory ROM2, data corresponding to a shift amount of even-numbered data and odd-numbered data are coded in the second memory ROM2. And: a decoder 20 for designating the address of the memory 10 so that data can be coded; and: a final desired output signal by adding the coded data to the first and second memories ROM1 and ROM2. Consists of including an adder 30 for generating a.

상기와 같이 이루어져 있는 이 발명의 실시예에 따른 이중 분할 메모리 코딩 장치의 동작은 다음과 같다.The operation of the dual partition memory coding apparatus according to the embodiment of the present invention configured as described above is as follows.

이 발명의 실시예에 따른 이중 분할 메모리 코딩 장치는, 샘플링된 특정 파형의 데이터를 메모리에 코딩하는 데에 있어서, 샘플링된 데이터 전체를 코딩하지 않고 이중 분할 메모리(10)를 사용하여 샘플링된 데이터의 변이량을 코딩하도록 설계되었다.In the dual division memory coding apparatus according to the embodiment of the present invention, in coding data of a specific sampled waveform into a memory, the dual division memory coding apparatus does not code the entire sampled data, It is designed to code the amount of variation.

상기 이중 분할 메모리 코딩 장치의 동작을 용이하게 이해하기 위해 사인파의 샘플링 과정을 예로 들어 설명하기로 한다.In order to easily understand the operation of the dual division memory coding apparatus, a sine wave sampling process will be described as an example.

제2도의 (b)는 제2도의 (a)에 도시된 전체 샘플링 데이터 중 제1메모리(ROM1)에 코딩되는 홀수 샘플링 데이터를 보여주며, (c)는 제2메모리(ROM2)에 코딩되는 (짝수-홀수) 샘플링 데이터(△ x1, △ x2 ,△ x3 ㆍㆍㆍ)를 보여주고 있다.(B) of FIG. 2 shows odd sampling data coded in the first memory ROM1 of the entire sampling data shown in (a) of FIG. 2, and (c) is coded in the second memory (ROM2). Even-odd) sampling data (Δx1, Δx2, Δx3) is shown.

제2도의 (b), (c)에 도시된 바와 같은 코딩 과정을 거친 후에 최종적으로 상기 두 메모리(ROM1, ROM2)의 데이터를 가산기(30)를 통해서 가산하면, 원하는 최종 출력 신호를 얻을 수 있게 된다.After the coding process as shown in (b) and (c) of FIG. 2, the data of the two memories ROM1 and ROM2 are finally added through the adder 30 to obtain a desired final output signal. do.

상기한 과정을 통해서, 인접한 샘플링 데이터 값을 변화가 적은, 즉 진폭이 작은 데이터값으로 표현할 수 있으므로 양자화(Quantization)시 할당되는 비트(Bit) 수가 현저히 줄어들어 메모리 용량을 줄일 수 있다.Through the above process, since adjacent sampling data values can be represented as data values having small changes, that is, amplitudes, the number of bits allocated during quantization can be significantly reduced, thereby reducing memory capacity.

다음으로, 상기 이중 분할 메모리 코딩 장치의 제어 방법에 대해 설명하기로 한다.Next, a control method of the dual division memory coding apparatus will be described.

제3도는 이 발명의 실시예에 따른 이중 분할 메모리 코딩 장치의 제어방법을 나타낸 제어 흐름도이다.3 is a control flowchart illustrating a control method of a dual division memory coding apparatus according to an exemplary embodiment of the present invention.

제3도에 도시되어 있듯이, 먼저 입력되는 파형을 샘플링한다(S10).As shown in FIG. 3, first, an input waveform is sampled (S10).

다음에 제1메모리(ROM1)에는 홀수 또는 짝수 샘플링 데이터를 코딩하고(S20), 제2메모리(ROM2)에는 짝수 샘플링 데이터와 홀수 샘플링 데이터의 변이량만큼의 데이터를 코딩한다(S30).Next, odd or even sampling data is coded in the first memory ROM1 (S20), and data corresponding to the amount of variation of the even sampling data and odd sampling data are coded in the second memory ROM2 (S30).

마지막으로, 상기 제1 및 제2메모리(ROM1, ROM2)에 코딩된 데이터를 가산하여 원하는 출력 신호를 얻는다(S40).Finally, the coded data is added to the first and second memories ROM1 and ROM2 to obtain a desired output signal (S40).

따라서, 상기와 같이 동작하는 이 발명의 실시예에 따른 이중 분할 메모리 코딩 장치 및 그 제어 방법의 효과는, 샘플링된 데이터 전체를 코딩하지 않고 이중 분할 메모리를 사용하여 샘플링된 데이터의 변이량을 코딩하므로, 메모리 용량을 줄여 동작 속도를 증가시키고 칩 사이즈를 줄일 수 있다는 것이다.Therefore, the effect of the dual division memory coding apparatus and the control method thereof according to the embodiment of the present invention operating as described above is to code the amount of variation of the sampled data using the dual division memory without coding the entire sampled data. By reducing memory capacity, you can increase operating speed and reduce chip size.

Claims

A decoder for coding data of a specific sampled waveform into a memory, the address of the memory being designated so that the data can be coded: an odd or even numbered number of the entire sampled data by receiving a designated address from the decoder; A first memory in which data is coded; data corresponding to a variation amount of even-numbered or odd-numbered data is coded by receiving a designated address from the decoder to represent an adjacent sampling data value as a small amplitude data value And a second memory comprising: an adder for receiving and adding coded data to the first and second memories to generate a desired final output signal.

Sampling an input waveform; coding odd or even sampling data in a first memory; coding data of an amount of variation of even sampling data and odd sampling data in a second memory; And adding the coded data to the second memory to obtain a desired output signal.