KR100203795B1 - 구동신호를 생성하기 위한 드라이버 회로 및 방법 - Google Patents

Abstract

입력타이밍신호에 기초하고, 제1극성의 전원전압을 사용하여, 복수의 레벨을 갖는 구동신호를 구동펄스신호를 생성하기 위한 드라이버 회로에 관한 것이다. 이 드라이버 회로는, 전원전압에서 제1전압을 생성하기 위한 수단; 제1전압을 사용하여 입력타이밍신호를 증폭하여, 제1전압의 진폭을 갖는 진폭변환된 신호를 생성하기 위한 제1진폭변환수단; 및 소정 클램프 전압 레벨로 유지되도록 상기 진폭변환된 신호의 직류 성분을 클램프하고, 실질적으로 상기 진폭변환된 신호의 교류성분을 유지하여, 상기 진폭변환된 신호의 교류 성분과 실질적으로 동일한 진폭을 갖고 상기 제1극성과 반대인 제2극성의 제2전압 레벨을 갖는 펄스신호를 생성하기 위한 클램프 수단을 포함한다.

Description

구동신호를 생성하기 위한 드라이버 회로 및 방법

제1도는 종래 CCD형 촬상소자의 구성을 도시한 개략도이다.

제2도는 종래 CCD형 촬상소자의 수칙 CCD를 구동하기 위한 펄스신호를 도시한 타이밍도이다.

제3도는 CCD형 촬상소자를 구동하기 위한 종래 드라이버 회로, 타이밍 회로 및 전원을 보인 블록도이다.

제4도는 종래 타이밍회로에 의해 발생된 타이밍 신호를 보인 타이밍도이다.

제5도는 종래 드라이버 회로의 구성을 보인 블록도이다.

제6도는 종래 드라이버 회로에 있어서 진폭변환회로에서 출력되는 펄스신호를 보인 타이밍도이다.

제7도는 종래 드라이버 회로에 있어서 클램프 회로 및 진폭변환회로의 각각의 구성을 보인 개략도이다.

제8도는 종래 드라이버 회로에 있어서 클램프 회로, 진폭변환회로 및 펄스 합성회로의 각각의 구성을 보인 개략도이다.

제9도는 본 발명에 따라 CCD형 촬상소자를 구동하기 위한 시스템을 보인 블록도이다.

제10도는 본 발명의 1실시예에 의한 드라이버 회로의 구성을 보인 블록도이다.

제11도는 본 발명에 의한 드라이버 회로의 제1진폭변환회로의 구성을 보인 개략도이다.

제12도는 본 발명에 의한 드라이버 회로에 사용되어 발생되는 펄스신호를 보인 타이밍도이다.

제13도는 본 발명에 의한 드라이버 회로에 제2진폭변환회로의 구성을 보인 개략도이다.

제14도는 본 발명에 의한 드라이버 회로의 클램프 회로의 구성례를 보인 개략도이다.

제15도는 본 발명에 의한 드라이버 회로의 클램프 회로의 다른 구성례를 보인 개략도이다.

제16도는 본 발명에 의한 드라이버 회로의 클램프 회로의 또 다른 구성례를 보인 개략도이다.

제17도는 본 발명에 의한 드라이버 회로의 클램프/펄스합성회로의 구성례를 보인 개략도이다.

제18도는 본 발명에 의한 드라이버 회로의 클램프/펄스합성회로의 다른 구성례를 보인 개략도이다.

제19도 내지 22도는 본 발명에 의한 드라이버 회로의 클램프/펄스합성회로의 또 다른 구성례를 보인 개략도들이다.

제23도는 본 발명의 다른 실시예에 의한 드라이버 회로의 구성을 보인 블럭도이다.

제24도는 본 발명의 다른 실시예에 의한 드라이버 회로의 클램프/펄스합성회로의 구성례를 보인 개략도이다.

제25도는 본 발명의 다른 실시예에 의한 드라이버 회로의 클램프/펄스합성회로의 다른 구성례를 보인 개략도이다.

제26도는 본 발명의 다른 실시예에 의한 드라이버 회로의 클램프/펄스합성회로의 또 다른 구성례를 보인 개략도이다.

제27도 내지 35도는 본 발명의 다른 실시예에 의한 드라이버 회로의 클램프/펄스합성회로의 또 다른 구성례를 보인 개략도이다.

제36도는 본 발명의 1실시예에 따라 기판상에 형성된 클램프 회로의 구성례를 보인 단면도이다.

제37도는 본 발명의 1실시예에 따라 기판상에 형성된 클램프/펄스합성회로의 구성례를 보인 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 드라이버 회로 5, 6 : 진폭 변환 회로

7 : 클램프 회로 8 : 클램프/펄스합성회로

9 : 분압 회로 11 : 기판

12, 15, 16, 17 : p-웰 61, 62 : 노드

71, 81 : 다이오드

본 발명은 다치 펄스신호를 생성하는 드라이버 회로 및 방법에 관한 것이다. 특히, 본 발명은 CCD형 고체촬상소자를 구동시키는 드라이버 회로 및 CCD형 고체촬상소자의 다치펄스 구동신호를 생성하기 위한 방법에 관한 것이다.

전하결하 소자(CCD)형 고체촬상소자는 비디오카메라, 감시카메라, 모니터 카메라, 비디오폰 카메라등과 같은 각종 카메라 시스템에 사용되고 있다. 제1도는 종래 CCD형 고체촬상소자(100)의 구성례를 도시한 것이다. 제1도에 보인 바와 같이, CCD형 고체촬상소자(100)는 수광하여 그 광을 광전 전하(photo-electric charge)로 변환하는 광검출부에 포토다이오드(101)을 포함한다. 수직 CCD(102)들은 상기 포토 다이오드(101)로부터 광전 전하를 받아 수평 CCD(103)로 전송한다. 상기 수평 CCD(103)은 수직 CCD(102)로부터 광전 전하를 받아 이들 전하들을 영상신호로 전송 및 출력한다.

각 포토다이오드(101)의 광전 전하는 대응하는 수직 CCD(102)에 동시에 전송된다. 수직 CCD(102)내에 판독된 전하들은 대응 단자 v₁-v₄에 인가되는 4상 펄스신호에 따라 1열씩 수평 CCD(103)에 순차적으로 전송된다. 이 수평 CCD(103)의 전하는 대응 단자 h₁및 h₂에 인가되는 2상 펄스신호에 따라 직렬로 전송되고, 출력게이트(104)를 통해 출력된다.

제2도는 수직 CCD(102)를 구동하기 위한 4상 펄스신호 φV₁-φV₄의 예를 나타낸다. 제2도에 도시한 바와 같이, 구동펄스 신호 φV₂및 φV₄는, 부 레벨(-V_L) 및 제로 레벨(0)의 두 레벨을 갖는 2진 전압신호이며, 구동펄스 신호 φV₁및 φV₃는, 정(+) 레벨(V_H), 부(-) 레벨(-V_L) 및 중간 레벨(0)의 세 레벨을 갖는 3진 전압신호이다. 레벨 -V_L과 V_H의 값은 각각 약 -10V 및 15V로 설정된다. 중간 레벨은 포토다이오드(101)에서 수직 CCD(102)까지 독출 게이트(도시되지 않음)의 한계전압내, 즉 0V에서 약 1V내에 설정될수 있으며, 회로설계의 편의상 0V가 통상적으로 사용된다.

일반적으로, 수직 CCD(102)에 있어서의 전하 전송은 각 수직 CCD(102)에 있어서의 전송 게이트(도시되지 않음)에 펄스전압신호를 전송하여 행해지며, 상기 펄스전압신호는 부 및 제로레벨에 피크를 갖는다. 보다 상세히 설명하면, 제2도에 도시한 바와 같이, 각 수직 CCD(102)는 부(-V_L) 및 제로(0) 레벨에 피크를 갖는 구동펄스 신호 φV₁-φV₄의 각각의 2레벨 부분에 의해 구동되어, 그안에 전하를 전송한다. 구동펄스 신호 φV₁-φV₄가 각각의 2레벨 부분을 갖는 기간을 제2도에 보인 바와 같이 전송기간이라 한다.

포토다이오드(101)에서 대응하는 수직 CCD(102)까지의 전하 전송은 정 레벨을 갖는 펄스신호를 포토다이오드(101)와 대응 CCD(102)간의 독출 게이트에 인가함으로써 행해진다. 보다 상세히 설명하면, 제2도에 도시한 바와 같이, 포토다이오드(101)의 광전 전하는 구동펄스 신호 φV₁및 φV₃의 각각의 정 레벨(V_H) 부분들을 독출게이트에 공급하여 독출된다. 구동펄스 신호 φV₁및 φV₃가 각각의 정 레벨을 갖는 기간을 제2도에 보인 바와 같이 독출기간이라 한다.

구동펄스 신호 φV₂및 φV₄는 수직 CCD(102)를 통해 전하를 전송하기 위해서만 사용되는 반면, 구동펄스 신호 φV₁및 φV₃는 포토다이오드(101)에서 수직 CCD(102)로의 광전 전하를 판독하고, 또한 상기 수직 CCD(102)를 통해 전하를 전송하기 위해 사용된다.

수직 CCD(102)의 전하가 부 전압 레벨을 사용하여 전송되는 이유를 설명하면 다음과 같다.

수직 CCD(102)의 전하가 정 전압 레벨을 사용하여 전송되면, 독출 게이트의 한계전압이 약 0V에서 1V이기 때문에 포토다이오드(101)에 저장된 전하는 수직 CCD(102)내로 누출된다. 이에 따라, 수직 CCD(102)를 구동하기 위해 부 전압 레벨을 사용하여, 포토다이오드의 광전 전하가 독출게이트를 통해 누출되는 것을 방지한다. 또한, 수직 CCD(102)내의 벌크(반도체층)와 산화막과의 경계면에 홀을 축적하여, 벌크와 산화막의 경계면에 암전류가 흐르는 것을 방지한다. 이는 수직 CCD에 인가되는 구동펄스신호가 부의 레벨을 갖도록 한다.

제3도에 보인 바와 같이, CCD형 고체촬상소자(100)는 드라이버 회로(120)에서 인가되는 구동펄스 신호 φV₁-φV₄에 의해 구동된다(일본 특허공개공보 5-103237호 참조). 상기 드라이버 회로(120)는 주변 IC에 포함되는 타이밍회로(140)에서 공급되는 타이밍 펄스신호 V₁-V₄에 기초하여, 전원(160)으로부터 인가되는 정(V_H) 및 부(V_L)의 직류전압을 사용하여 소정 레벨에 피크를 갖는 구동펄스 신호 φV₁-φV₄를 생성한다.

타이밍 회로(140)는 수직 CCD(102)를 구동하는 타이밍 펄스 신호 V₁-V₄및 포토다이오드(110)로부터 광전 전하를 판독하기 위한 타이밍펄스 신호 TG를 생성한다. 상기 타이밍 펄스 신호는 통상적으로 0V 및 5V의 논리적 전압레벨에 피크를 갖는다. 제4도는 상기 타이밍 펄스 신호 V₁-V₄및 TG의 1예를 나타낸다. 제4도에 보인 바와 같이, 타이밍 펄스 신호 TG는 광전 전하가 포토다이오드(101)에서 판독되는 독출기간에 하이(5V의 H-레벨)로 된다. 이 타이밍 펄스 신호 TG는 전하가 수직 CCD(102)를 통해 전송되는 전송기간에 로우(0V의 L-레벨)로 된다. 상기 타이밍 펄스 신호 V₁-V₄의 펄스들은 각각 전송기간동안 상이한 위상으로 되어 전하들이 대응전송 전극(도시되지 않음)에 인가되는 구동펄스 신호 φV₁-φV₄에 의해 수직 CCD(102)를 통해 전송될수 있도록 한다.

제3도에 있어서, 드라이버 회로(120)는 각각 0V 및 5V의 논리 레벨을 갖는 타이밍 펄스 신호 V₁-V₄및 TG를 수직 CCD(102)를 구동하기 위해 필요한 소정 전압 레벨을 갖는 구동펄스 신호 φV₁-φV₄로 변환한다. 상기 드라이버 회로(120)는 통상적으로 V-드라이버로 부른다. 제2도 및 4도에 보인 바와 같이, 타이밍 펄스 신호 V₁-V₄는 구동펄스 신호 φV₁-φV₄에 대응하고, 타이밍 신호 TG의 독출펄스(H-레벨)는 구동펄스 신호 φV₁및 φV₃의 정의 펄스(V_H)로 변환된다. 상기한 바와 같이, 다섯개의 2진 타이밍 펄스 신호 V₁-V₄는 두개의 3진 구동펄스 신호 φV₁,φV₃및 두개의 2진 구동펄스 신호 φV₂,φV₄로 변환된다.

제5도는 종래 드라이버 회로(120)의 구성례를 나타낸다. 제5도에 도시한 바와 같이, 드라이버 회로(120)는 클램프 회로(121), 제1진폭변환회로(122), 제2진폭변환회로(124), 및 펄스합성회로(123)를 포함한다. 전원(160)(제3도)으로부터의 부의 전압(-V_L)은 상기 클램프 회로(121) 및 제2진폭변환회로(122)에 공급된다. 정의 전압(V_H)은 상기 제2진폭변환회로(124)에 공급된다.

드라이버 회로(120)에 입력된 타이밍 펄스 신호 V₁-V₄는 상기 클램프 회로(121) 및 제1진폭변환회로(122)에 의해 소정 진폭(-V_L∼0)을 갖는 신호 V_1m-V_4m으로 각각 변환된다. 타이밍 펄스 신호 TG는 펄스합성회로(123)에 의해 공급되도록 제2진폭변환회로(124)에 의해 소정 진폭(0∼V_H)을 갖는 신호 TG_m으로 변환된다. 제6도는 타이밍 펄스 신호 V₁-V₄및 TG를 클램프 및 변조하여 얻어지는 신호 V_1m-V_4m및 TG_m을 나타낸다.

각각의 제1진폭변환회로(122)에 의해 진폭변환되는 신호 V_2m및 V_4m은 구동펄스신호 φV₂및 φV₄로서 직접 출력된다. 각각의 제1진폭변환회로(122)에 의해 진폭변환된다는 신호 V_1m및 V_3m은 대응하는 펄스합성회로(123)에 공급된다. 상기 펄스합성회로(123)는, 신호 V_1m및 V_3m에 상기한 독출기간에 해당하는 정 레벨 펄스(V_H)를 합성하여, 그 신호들을 φV₁및 φV₃로서 출력하도록 한다.

제7도는 클램프 회로(121)와 제1진폭변환회로(122)의 구성례를 나타낸다. 상기 클램프 회로(121)는 제7도에 보인 바와 같이, 커패시터 C와 다이오드(131)를 갖는 다이오드 클램프 회로이다. 다이오드(131)의 애노드는 전원(160)에서 부의 전압(-V_L)으로 공급된다.

제7도에 나타낸 바와 같이, 타이밍 펄스 신호 예컨대 V₂및 V₄가 입력선(130a)을 통해 입력된다. 클래프회로(121)는 커패시터 C를 통해 5V의 진폭을 갖는 대응 타이밍펄스신호의 AC 성분을 결합한다. 클램프 회로(121)로부터 출력되는 타이밍펄스신호의 DC 성분은, 다이오드(131)의 캐소드의 전압레벨(즉, 출력선 130b의 전압레벨)이 그의 애노드의 전압레벨(즉, -V_L)보다 높은 전압레벨에서 안정하도록 됨으로써 결정된다. 따라서, 제7도에 보인 바와 같이, 출력선(130b)의 출력신호는 -V_L과 (-V_L+5V)의 레벨들을 갖는 2진 신호이다.

엄밀히 말하면, 안정하게 되는 다이오드(131)의 캐소드의 전압레벨은 애노드 전압레벨-다이오드(131)의 전압강하이다. 그러나, 전압강하는 약 0.5V로서 설명의 편의를 위해 무시한다.

제1진폭변환회로(122)는 제7도에 보인 바와 같이 전원회로(160)에서 공급되는 부의 전압(-V_L)과 접지전위(0V)사이에 결합되는 2단의 CMOS 인버터(132a,132b)를 포함한다. 출력선(130b)에서 제1진폭변환회로(122)로 입력되는 신호는 0V와 -V_L의 전압레벨을 갖도록 제1CMOS 인버터(132a)에 의해 증폭 및 반전된다. 이 신호는 제7도에 보인 바와 같이 -V_L과 0V의 전압레벨을 갖도록 제2CMOS 인버터(132b)에 의해 다시 반전된다. 이 반전된 신호, 예컨대 제7도에 보인 신호 V_2m또는 V_4m은 구동펄스신호 φV₂또는 φV₄로서 제1진폭변환회로(122)에서 출력되어 수직 CCD(102)를 구동하기 위해 사용된다. 이 신호가 V_1m또는 V_3m인 경우, 제1진폭변환회로(122)에서 출력되는 신호는 후술하는 바와 같이 펄스합성회로(123)에 공급된다.

제8도는 제2진폭변환회로(124)와 펄스합성회로(123)의 구성례를 나타낸다. 제8도에 도시한 클램프 회로(121)와 제1진폭변환회로(122)의 구성은 제7도를 참조한 상기 설명과 동일하다. 타이밍펄스신호 V₁및 V₃는, 클램프 회로(121)와 제1진폭변환회로(122)를 통해 증폭 신호 φV₁및 φV₃로 각각 변환되어, 펄스합성회로(123)에 입력된다.

제2진폭변환회로(124)는 제8도에 도시한 바와 같이, 전원(160)에서 공급되는 정의 전압(V_H)과 접지전위(0V)사이에 결합되는 2단의 CMOS 인버터(134a, 134b)를 포함한다. 제2진폭변환회로(124)에 입력되는 타이밍펄스신호 TG는 V_H와 0V의 전압 레벨을 갖도록 제1CMOS 인버터(134a)에 의해 증폭 및 반전된다(신호 TG_m바아). 이 신호는 제8도에 보인 바와 같이 제2 CMOS 인버터(132b)에 의해 0V와 V_H의 전압 레벨을 갖는 신호 TG_m으로 다시 반전된다. 이 신호는 펄스합성회로(123)로 공급된다.

펄스합성회로(123)는 제1진폭변환회로(122)로부터의 신호 V_1m또는 V_3m과 제2진폭변환회로(124)로부터의 신호 TG_m을 합성하기 위한 스위치/가산회로이다. 제8도에 도시한 바와 같이, 펄스합성회로(123)는 N채널 MOSFET(133a)와 P채널 MOSFET(133b)를 포함하며, 이들의 각각의 출력은 펄스합성회로(123)의 출력선(130c)에 결합되어 있다. 제1진폭변환회로(122)로부터의 신호 V_1m또는 V_3m는 N채널 MOSFET(133a)에 입력되고, 제2진폭변환회로(124)로부터의 신호 TG_m은 P채널 MOSFET(133b)에 입력된다. N채널 MOSFET(133a)의 게이트단자는 제2진폭변환회로(124)의 CMOS 인버터(134a)에서 출력되는 신호 TG_m바아로 공급된다. P채널 MOSFET(133b)의 게이트단자는 접지된다.

따라서, 타이밍펄스신호 TG가 로우(0V)로 되는 전송기간동안, 신호 TG_m도 0V로 되며, 이는 제2진폭변환회로(124)에서 P채널 MOSFET(133b)를 통해 출력선(130c)에 출력된다. 동시에, N채널 MOSFET(133a)는 제2진폭변환회로(124)의 제1CMOS 인버터(134a)에서 출력되는 V_H의 하이레벨을 갖는 신호 TG_m바아에 의해 ON된다. 그 결과, 전송기간에 있어서, 각각의 제1진폭변환회로(122)로부터의 신호 V_1m또는 V_3m은 대응 펄스합성회로(123)를 통해 구동펄스신호 φV₁및 φV₃로서 출력된다.

타이밍펄스신호 TG가 하이(5V)로 되는 독출기간동안, N채널 MOSFET(133a)는 제2진폭변환회로(124)의 제1CMOS 인버터(134a)에서 출력되는 로우 레벨(0V)의 신호 TG_m바아에 의해 OFF되며, 반면에 제2진폭변환회로(124)로부터의 신호 TG_m은 하이(V_H)로 되어 P채널 MOSFET(133b)를 통해 출력선(130c)에 출력된다. 그 결과, 독출기간에 있어서, 제2진폭변환회로(124)로부터의 신호 TG_m은 각각 대응하는 펄스합성회로(123)을 통해 구동펄스신호 φV₁및 φV₃로서 출력된다.

상기한 바와 같이, 타이밍 펄스 신호 TG에 기초하여 각각의 펄스합성회로(123)를 통해 제1 및 제2진폭변환회로(122, 124)로부터 출력들을 선택적으로 출력 함으로써, 신호 V_1m또는 V_3m이 신호 TG_m과 각각 결합되어, 포토다이오드(101)로부터 광전 전하를 독출하고 이 전하를 수직 CCD(102)를 통해 전송하기 위한 구동신호 φV₁및 φV₃를 생성한다.

상기한 바와 같이, 종래의 드라이버 회로(120)는 광전 전하를 독출하기 위한 정의 전원전압(V_H) 및 이 전하들을 전송하기 위한 부의 전원전압(-V_L)을 모두 필요로 한다. 이에 따라, 전원(160)은 상이한 극성의 두 전압레벨(즉, 정 및 부)을 공급해야 한다. 따라서, 전원(160)은 비교적 복잡한 회로로 되어 비교적 대면적의 촬상소자로 된다. 이는 CCD형 촬상소자를 이용하는 카메라시스템을 소형화 ALC 코스트를 절감시키기가 어렵게 한다. 전원이상 이한 극성의 두 전압레벨을 제공해야 하는 것과 결부된 문제는 CCD형 촬상소자의 드라이버 회로에만 해당되는 것이 아니라, 각종 시스템을 구동하기 위해 다치신호를 발생하기 위한 종래 드라이버 회로에 공통된 문제이다.

본 발명의 드라이버 회로는 입력타이밍신호에 기초하고, 제1극성의 전원전압을 사용하여, 복수의 레벨을 갖는 구동펄스신호를 생성하기 위한 회로이다. 이 드라이버 회로는 전원전압으로부터 제1전압을 생성하기 위한 회로이다. 이 드라이버 회로는, 전원전압으로부터 제1전압을 생성하기 위한 수단; 상기 제1전압을 사용하여 입력타이밍신호를 증폭하여, 상기 제1전압의 진폭을 갖는 진폭변환된 신호를 생성하기 위한 제1진폭변환수단; 및 소정 클램프 전압 레벨로 유지되도록 상기 진폭변환된 신호의 직류 성분을 클램프하고, 실질적으로 상기 진폭변환된 신호의 교류성분을 유지하여, 상기 진폭변환된 신호의 교류 성분과 실질적으로 동일한 진폭을 갖고 상기 제1극성과 반대인 제2극성의 제2전압 레벨을 갖는 펄스신호를 생성하기 위한 클램프 수단을 포함한다.

상기 생성수단은 전원전압을 분압하여 제1전압을 생성하기 위한 분압기를 포함하며, 클램프수단은 접지전압 레벨과 제1전압 레벨간의 클램프전압을 소정 클램프 전압으로 사용할수 있다.

바람직하게, 상기 드라이버 수단은 적어도 3개의 다른 레벨을 갖는 구동펄스를 발생시키기 위해 상기 클램프 회로로부터 출력되는 펄스신호와 적어도 하나의 소정 전압레벨을 갖는 제3신호를 합성하기 위한 합성회로(adder circuit)를 포함한다.

상기 제3신호는 상기 제1극성의 전원전압을 갖는 직류 전압 신호로 될수 잇다.

또는, 상기 제3신호는 전원전압과 접지전압의 레벨을 갖는 펄스 신호로 될수 있다.

상기 합성회로는 소정 타이밍에 기초하여 상기 제3신호와 상기 클램프 회로에 의해 생성된 펄스신호를 선택적으로 출력하기 위한 스위치회로를 포함한다.

상기 드라이버 회로는 상기 제1극성의 전원전압을 사용하여 제2입력 타이밍 신호을 증폭하여, 전원전압과 접지전압의 레벨을 갖는 제2진폭변환 신호를 생성하기 위한 제2진폭 변환회로를 포함할 수 있다.

상기 제3신호는 상기 제2진폭변환 신호로 될수 있다.

상기 클램프전압은 접지전압으로 될수 있다.

상기 클램프 회로는 커패시터와 다이오드를 포함하는 다이오드 클램프 회로로 될수 있다.

본 발명의 방법은, 입력타이밍신호에 기초하고, 제1극성의 전원전압을 사용하여, 복수의 레벨을 갖는 구동신호를 구동펄스신호를 생성하기 위한 방법이다. 이 방법은, 전원전압으로부터 제1전압을 생성하는 단계; 제1전압을 사용하여 입력 타이밍신호를 증폭하여, 제1전압의 진폭을 갖는 진폭변환된 신호를 생성하는 단계; 및 상기 진폭변환된된 신호의 직류 성분이 소정 클램프 전압레벨로 유지되도록 상기 진폭변환된된 신호를 클램프하고, 실질적으로 상기 진폭변환된된 신호의 교류성분을 유지하여, 상기 진폭변환된된 신호의 교류 성분과 실질적으로 동일한 진폭을 갖고 상기 제1극성과 반대인 제2극성의 제2전압 레벨을 갖는 펄스신호를 생성하기 위한 단계를 포함한다.

상기 생성단계에 있어서, 상기 제1전압은 전원전압을 분압하여 생성될수 있고, 상기 소정 클램프 전압은 접지전압 레벨과 제1전압 레벨사이로 될수 있다.

상기 방법은, 상기 클램프단계에서 생성된 펄스신호와 적어도 하나의 소정 전압을 갖는 제3신호를 합성하여, 적어도 3개의 상이한 레벨을 갖는 구동펄스신호를 생성하는 단계를 포함할 수 있다.

상기 합성단계에서 사용되는 제3신호는 제1극성의 전원전압 레벨을 갖는 직류 전압 신호로 될수 있다.

또는, 상기 합성단계에 사용된 제3신호는 전원전압과 접지전압의 레벨을 갖는 펄스 신호로 될수 있다.

상기 합성단계는 소정 타이밍에 기초하여 상기 제3신호와 상기 클램프 회로에 의해 생성된 펄스신호를 선택적으로 출력하기 위한 단계를 포함할 수 있다.

상기 방법은, 상기 제1극성의 전원전압을 사용하여 제2입력 타이밍 신호을 증폭하여, 전원전압과 접지전압의 레벨을 갖는 제2진폭변환 신호를 생성하기 위한 단계를 포함할 수 있다.

상기 합성단계에 사용된 제3신호는 상기 제2진폭변환 신호로 될수 있다.

상기 클램프단계에 사용된 클램프전압은 접지전압으로 될수 있다.

따라서, 본 발명은 (1) 단일 극성의 전압레벨을 갖는 전원을 사용하여 입력펄스신호와 상이한 극성을 갖는 레벨에 펄스피크를 갖는 구동펄스신호를 생성하기 위한 드라이버 회로를 제공하고, (2) 다른 극성의 피크를 포함하는 멀티레벨 피크를 갖는 구동펄스신호를 생성하기 위한 극성의 단일 전원전압 레벨을 요하는 드라이버회로를 제공한다.

본 발명의 바람직한 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.

본 발명의 드라이버 회로는 CCD형 촬상소자를 구동하기 위한 드라이버 회로의 관점에서 설명한다.

제9도는 본 발명의 드라이버 회로(1)가 CCD형 촬상소자(3)를 구동하기 위해 사용되는 시스템을 보인 도면이다. 제9도에 도시한 바와 같이, 드라이버 회로(1)는 전원(4)으로부터 정의 전압(V_H)의 직류전압이 공급되며, 주변 집적회로(IC)에 포함된 타이밍 회로(2)에서 타이밍펄스신호 V₁-V₄및 T_G가 공급된다. 타이밍 회로(2)는 제3도를 참조하여 전술한 종래 타이밍 회로(140)와 동일하게 타이밍펄스신호 V₁-V₄및 T_G를 생성한다. 타이밍펄스신호 V₁-V₄및 T_G는 CCD형 촬상소자(3)에 있어서 수직 CCD(도시되지 않음)을 통해 전하를 전송하기 위한 펄스를 수반하며, 타이밍펄스신호 T_G는 종래 CCD형 촬상소자(100)을 참조하여 상술한 바와 같이, 다이오드(도시되지 않음)에서 수직 CCD로 광전 전하를 판독하기 위한 펄스를 수반한다.

본 발명의 드라이버 회로(1)는 단일의 정의 전원전압(V_H)을 사용하여, 예컨대 0V와 5V의 논리전압 레벨에 피크를 갖는 타이밍펄스신호 V₁-V₄및 T_G에 기초하여, 소정 레벨의 피크를 갖는 구동펄스신호 φV₁-φV₄를 생성한다. 구동펄스신호 φV₁-φV₄는 CCD형 촬상소자(3)에 인가된다.

[실시예 1]

제10도는 본 발명의 1실시예에 의한 드라이버 회로(1)의 구성례를 보인 것이다. 제10도에 보인 바와 같이, 드라이버 회로(1)는, 각각 타이밍펄스신호 V₁-V₄중 하나를 수신하기 위해 제공되는 제1진폭변환회로(5), 타이밍펄스신호 T_G를 수신하기 위한 제2진폭변환회로(6), 클램프 회로(7), 클램프/펄스합성회로(8) 및 분압회로(9)를 포함한다. 전원(4)으로부터의 정의 전압(V_H)은 제2진폭변환회로(6), 분압회로(9)의 한 단자, 및 클램프/펄스합성회로(8)에 공급된다. 분압회로(9)의 출력(중간전압 V_L)은 제1진폭변환회로(5)에 공급된다.

타이밍 회로(2)로부터의 타이밍펄스신호 V₁-V₄는 대응하는 제1진폭변환회로(5)에 각각 입력된다. 상기 제1진폭변환회로(5)는 분압회로(9)에서 공급된 중간 전압 V_L을 사용하여, 타이밍펄스신호 V₁-V₄를 0V와 V_L에 피크를 갖는 소정 진폭을 갖는 진폭 변환된 신호 V_1m-V_4m으로 변환한다. 진폭변환된 신호 V_1m및 V_3m은 대응 클램프/펄스합성회로(8)에 입력되고, 진폭변환된 신호 V_1m및 V_4m은 대응 클램프 회로(7)에 입력된다.

타이밍펄스신호 TG는 제2진폭변환회로(6)에 입력된다. 상기 제2진폭변환회로(6)는 전원(4)에서 공급된 정의 전압 V_H를 사용하여, 타이밍펄스신호 TG를 OV와 V_H에 피크를 갖는 소정 진폭을 갖는 신호 TG_m으로 변환한다. 상기 신호 TG_m을 제1진폭변환 신호라 한다. 후술되는 바와 같이, 상기 제1진폭변환 신호 TG_m은 타이밍펄스신호 TG를 증폭 및 반전시킴으로써 생성되며, 즉, 제1진폭변환 신호 TG_m은 타이밍펄스신호가 로우일때 하이로 되며 반대로 타이밍펄스신호가 하이일때는 로우로 된다. 제1진폭변환 신호 TG_m은 클램프/펄스합성회로(8)에 입력된다.

클램프 회로(7)로부터의 출력은 수직 CCD내의 전하를 전송하기 위해 사용되는 구동 신호 φV₂및 φV₄이다. 클램프/펄스합성회로(8)로부터의 출력은 수직 CCD내의 전하를 전송하고 다이오드에서 수직 CCD로의 광전 전하를 판독하기 위해 사용되는 구동신호 φV₁및 φV₃이다.

제10도에 보인 바와 같이, 분압회로(9)는 직렬접속된 저항 R₁과 R₂를 포함하며, 한 저항은 정의 전압 V_H에 결합되고, 다른 저항은 OV에 접지되어 있다. 정의 전압 V_H을 분압하여 얻어지는 중간전압 V_L은 저항 R₁과 R₂의 접속노드에서 출력되어 제1진폭변환회로(5)에 입력된다.

제11도는 제1진폭변환회로(5)의 구성례를 보인 것이다. 상기 제1진폭변환회로(5)는 분압회로(9)로부터 공급되는 중간전압(V_L)과 접지전압(OV)간에 결합된 2단의 CMOS 인버터(50a, 50b)를 포함한다. 제11도에 보인 바와 같이, 각 CMOS 인버터는 N-채널 MOSFET(N) 및 P-채널 MOSFET(P)로 구성된다.

대응하는 제1진폭변환회로(5)에 입력되는 타이밍펄스신호 V₁-V₄의 각각은 OV와 V_L의 전압레벨에 피크를 갖도록 제1CMOS 인버터(50a)에 의해 증폭 및 반전된다. 이 신호는 다음 대응하는 입력 타이밍 신호와 동위상을 갖도록 제2 CMOS 인버터(50b)에 의해 다시 반전되어, 변환된 신호 V_1m-V_4m중 대응하는 하나로서 출력된다. 입력 타이밍펄스신호 V₁-V₄와 대응하는 출력 변환 신호 V_1m-V_4m를 제12도에 도시했다.

제13도는 제2진폭변환회로(6)의 구성례를 보인 것이다. 상기 제2진폭변환회로(6)는 전원(4)으로부터 공급되는 정의 전압(V_H)과 접지전압(OV)간에 결합된 2단의 CMOS 인버터(60a, 60b)를 포함한다. 제13도에 보인 바와 같이, 각 CMOS 인버터는 N-채널 MOSFET(N) 및 P-채널 MOSFET(P)로 구성된다.

제2진폭변환회로(6)에 입력되는 타이밍펄스신호 TG는 제1 CMOS 인버터(60a)에 의해 0V와 V_H의 전압레벨에 피크를 갖는 제1진폭변환신호 TG_m으로 증폭 및 반전된다. 상기 진폭변환된 신호 TG_m은 제1 및 제2 CMOS 인버터(60a, 60b)사이의 노드(61)로부터 출력된다. 동시에, 상기 제1진폭변환신호 TG_m은 제2 CMOS 인버터(60b)에 입력되고 입력 타이밍 펄스 신호 TG와 동위상을 갖도록 다시 반전되어, 제13도에 보인 바와 같이 0V와 V_H의 전압레벨에 피크를 갖는 제2진폭변환신호 TG_m로 출력된다. 입력 타이밍펄스신호 TG와 제1진폭변환신호 TG_m을 제12도에 도시했다.

본 실시예에 있어서, 제10도에 보인 바와 같이, 상기 제1진폭변환신호 TG_m은 클램프/펄스합성회로(7)에 입력되나; 제2진폭변환신호 TG_m'는 사용되지 않는다. 제2변환 신호 TG_m'도 클램프/펄스합성회로(7)에 입력되는 경우는 하기 실시예 2에 설명한다.

제14도는 클램프 회로(7)의 예시적인 구조를 나타낸다. 제14도에 도시된 바와 같이, 클램프 회로(7)는 입력선(70a)과 출력선(70b) 사이에 제공된 커패시터(C), 및 출력선(70b)에 접속된 다이오드(71)를 포함한다. 다이오드(71)의 애노드는 출력선(70b)에 접속되며 그의 캐소드는 0V로 접지된다. 클램프 회로(7)는 순방향 전압이 출력선(70b)에서 접지측으로 흐르는 부의의 다이오드 클램프 회로이다.

클램프 회로(7)는 입력선(70a)으로 입력되는 대응하는 타이밍 펄스 신호(V_2m또는 V_4m)의 진폭 V_L의 교류 성분을 커패시터(C)를 통해 결합한다. 클램프 회로(7)에서 출력되는 타이밍 펄스 신호의 직류 성분은 다이오드(71)의 캐소드의 전압레벨(즉, 0V)이 애노드의 전압레벨보다 높게될때 출력선(70b)의 전압레벨이 안정화된다는 사실에 따라 결정된다. 즉, 다이오드(71)의 애노드에 접속된 출력선(70b)의 전압레벨이 0V 이하로 시프트된다. 따라서, 제14도에 도시된 바와 같이, 출력선(70b)상의 신호는 -V_L및 0V에서 피크 레벨을 갖는 2진 신호이고, 구동신호 φV₂또는 φV₄로서 출력된다. 제12도에 진폭 변환 신호 V_2m및 V_4m와 구동 신호 φV₂및 φV₄가 도시된다.

상기한 바와 같이, 접지전압(0V)을 이용하여 클램프함으로써, 접지 레벨(0V) 및 정 레벨(V_L)에 피크를 갖는 진폭 변환 신호 V_2m및 V_4m에서 음 레벨(-V_L) 및 접지 레벨(0V)에 피크를 갖는 구동 신호 φV₂및 φV₄가 발생되며, 그의 진폭은 동일하게 유지된다. 다이오드(71)의 전압강하는 설명의 편의를 위해 무시한다.

클램프 회로(7)의 커패시터(C)의 용량은 펄스 신호의 진폭을 감소시키지 않을 정도로 큰것이 바람직하다. 예컨대, CCD형 1/3인치 커패시터(C)의 용량의 바람직한 값은 약 0.1μF 이상이다. 이 경우, 수직 CCD의 전극의 부하용량이 약 3000pF이므로, 전극들에 인가되는 전압 레벨은 다음 수학식 1에 나타낸 바와 같이 용량 0.1pF의 커패시터(C)로써 용량 분할에 의해 감소된다.

97.1% 정도의 감소로는 수직 CCD의 실용상 문제가 없다.

클램프 회로(7)는 다이오드 클램프 회로(7)외에도 다른 반도체 소자를 이용하여 구성될 수 있다. 예컨대, MOSFET는 그의 게이트 단자와 드레인 단자를 접속함에 의해 2개의 단자 스위칭 소자로서 이용될 수 있다. 이러한 소자는 그의 소스 및 드레인 전극을 통해 흐르는 임계치보다 큰 전류에 의해 온으로 된다.

제15도는 다이오드(71) 대신 N채널 MOSFET(72)를 이용하는 클램프 회로(7)의 예시적인 구조를 나타낸다. MOSFET(72)의 게이트 및 드레인 단자는 출력선(70b)에 접속되고 소스 단자는 접지된다. 제16도는 다이오드(71) 대신에 P채널 MOSFET(73)를 이용하SMS 클램프 회로(7)의 다른 예시적인 구조를 나타낸다. MOSFET(73)의 게이트 및 드레인 단자는 접지되며 소스 단자는 출력선(70b)에 접속된다.

클램프 회로(7)의 구조는 상기 예들에 제한되지 않는다. 클램프 회로(7)는 피크 클램프 회로 또는 다른 종류의 클램프 회로로서 이용될 수 있다.

제17도는 클램프/펄스합성회로(8)의 예시적인 구조를 나타낸다. 제17도에 도시된 바와 같이, 클램프/펄스합성회로(8)는 클램프부(8a) 및 펄스합성부(8b)를 포함한다. 클램프부(8a)는 클램프 회로(7)와 유사한 구조를 가지며, 입력선(80a)과 출력선(80b) 사이에 제공된 커패시터(C), 및 출력선(80b)에 접속된 다이오드(81)를 포함한다. 펄스합성부(8b)의 N채널 MOSFET(82c)는 커패시터(C)와 다이오드(81) 사이에 삽입된다. 클램프부(8a)의 커패시터(C)의 용량은 클램프 회로(7)에서와 같이 약 0.1μF 이상이다.

펄스합성부(8b)는 p채널 MOSFET(82a) 및 2개의 N채널 MOSFET(82b, 82c)를 포함한다. P채널 MOSFET(82a)가 온 또는 오프인가에 따라, P채널 MOSFET(82a)가 정의 전원전압(V_H)과 출력선(80b) 사이의 전기 접속을 제어한다. N채널 MOSFET(82b)는 클램프부(8a)의 다이오드(81)의 캐소드와 접지 전압(0V) 사이의 전기 접속을 제어한다. N채널 MOSFET(82c)는 클램프부(8a)의 커패시터(C)와 출력선(80b) 사이의 전기 접속을 제어한다. MOSFET(82a-82c)의 각 게이트 단자들에는 제2증폭 변환 회로(6)(제13도에 도시됨)의 노드(61)에서 출력된 제1진폭 변환 신호(TG_m)가 공급된다.

제12도에 도시된 바와 같이, 제1진폭 변환 신호(TG_m)는 타이밍 펄스 신호(TG)가 전송기간중에 로우 레벨(0V)로 됨에따라 하이 레벨(V_H)로 된다. 따라서, 전송기간중에, p채널 MOSFET(82a)는 오프로 되고 N채널 MOSFET(82b, 82c)는 온으로 됨으로써, 클램프부(8a)의 구조가 클램프 회로(7)의 것과 동일하게 된다. 즉, 전송 기간중에, 커패시터(C)의 출력은 다이오드(81)의 애노드가 접속된 출력선(80b)에 결합되고, 다이오드(81)의 캐소드는 접지된다. 따라서, 클램프부(8a)는 클램프 회로(7)와 같은 방식으로 동작한다.

전송 기간에서, 클램프부(8a)는 입력선(80a)으로 입력되는 대응하는 진폭 변환신호(V_1m, V_3m)의 진폭 V_L의 교류 성분을 커패시터(C)를 통해 결합한다. 진폭 변환 신호의 직류 성분은 다이오드(81)에 의해 클램프 회로(7)의 다이오드(71)에서와 마찬가지의 방식으로 클램프된다. 따라서, 출력선(80b)상의 신호는 -V_L및 0V 레벨에서 피크를 가지며, 구동신호는 φV₁또는 φV₃로서 입력된다.

독출 기간에서는, 제12도에 도시된 바와 같이, 제1진폭 변환 신호(TG_m)는 입력 타이밍 펄스 신호(TG)가 하이레벨(5V)로 됨에 따라 로우레벨(V_L)로 된다. 따라서, 독출 기간중에, P채널 MOSFET(82a)는 온으로 되고 N채널 MOSFET(82b, 82c)는 오프로 되어, 정의 전원전압(V_H)이 P채널 MOSFET(82a)를 통해 출력선(80b)으로 출력된다. 따라서, V_H에서 피크를 갖는 신호가 구동신호 φV₁또는 φV₃로서 출력선(80b)에서 출력된다.

이어서, 각각의 클램프/펄스합성회로(8)에서 출력된 구동신호 φV₁또는 φV₃는 제12도에 도시된 바와 같이, 부 레벨(-V_L), 정 레벨(V_H), 중간 레벨(0V)을 가진 3진 펄스 신호들이다.

클램프/펄스합성회로(8)의 클램프부(8a)는 클램프 회로(7)에서와 유사하게 다이오드(81)가 아닌 MOSFET등의 다른 반도체 장치를 이용할 수 있다. 예컨대, 제18도에 도시된 바와 같이, 클램프부(8a)는 다이오드(81)대신에 P채널 MOSFET(83)를 이용할 수 있다. P채널 MOSFET(83)의 게이트 및 드레인 단자들은 N채널 MOSFET(82b)를 통해 접지되며, 소스 단자는 출력선(80b)에 접속된다.

제19도는 클램프/펄스합성회로(8)의 클램프부(8a)의 또 다른 예시적인 구조를 나타내며, 다이오드(81) 대신에 N채널 MOSFET(84)가 사용되고 있다. N채널 MOSFET(84)의 게이트 및 드레인 단자들은 출력선(80b)에 접속되며 소스 단자는 N채널 MOSFET(82b)를 통해 접지된다. 클램프부(8a)의 구조는 이 실시예들로 제한되지 않는다. 클램프부(8a)는 피크 클램프 회로 또는 다른 종류의 클램프 회로를 이용할 수 있다.

다음, 클램프/펄스합성회로(8)의 소자들의 예시적인 설계들을 설명한다. 클램프부(8a)의 커패시터(C)는 전술한 바와 같이 약 0.1μF 이상의 용량을 가지며 충분하다. 커패시터(C)의 용량은 비교적 크다. 그럼에도 불구하고, 드라이버 회로(1)가 집적회로(IC)로서 사용되거나 또는 후술되는 실시예 3에서와 같이 CCD형 촬상소자(3)와 일체로 집적화되는 경우에도, 유전재료 및/또는 절연막의 박막기술을 이용함으로써 커패시터(C)가 MOSFET등의 다른 소자와 동일기판에 집적화될 수 있다. 이와 다르게, 비교적 큰 용량을 가진 커패시터(C)가 주변회로에 포함될 수 있다.

펄스합성부(8b)의 MOSFET(82a-82c)용으로 사용되는 트랜지스터는 10³pF 정도의 부하용량을 단시간에 구동하도록 비교적 큰 콘덕턴스를 갖게 설계됨으로써 전하를 수직 CCD로 전송한다. 포화영역의 트랜지스터의 상호 콘덕턴스(g_m)는 수학식 2로 표현된다 :

상기 방정식에서, W는 게이트 폭, L은 게이트 길이, μ는 채널 이동도, C_o는 단위 면적당 게이트 커패시턴스, V_GS는 게이트와 소스 사이의 전압, 그리고 V_th는 트랜지스터의 임계전압을 나타낸다.

따라서, 트랜지스터의 설계치수(즉, W/L)를 크게 함으로써 상호 콘덕턴스(g_m)가 증가될 수 있다. 예컨대, TV 규격에 따라 수직 CCD를 구동하는 비디오 카메라용 CCD형 촬상소자의 경우, 펄스의 상승 및 하강의 시정수 τ를 약 100ns로 할 필요가 있다.

시정수 τ는 다음 수학식 3으로 표현된다.

1/3형 CCD촬상소자에서는, 수직 CCD의 전극들의 부하 용량 C_L이 약 3000pF이므로, 상호 콘덕턴스 g_m는 약 30mυ이다. 예컨대, 게이트 커패시턴스 C_o가 다음 조건에서 계산된다고 가정한다. 게이트-소스 전압 V_GS와 임계 전압 V_th사이의 전압차(즉, V_GS-V_th)가 5V이고, 게이트 절연막의 두께가 800Å, N채널 MOSFET의 이동도 μ_N가 600㎠/VS이며, P채널 MOSFET의 이동도 μ_N가 200㎠/VS라 하면, 수학식 2에서 얻어지는 P채널 및 N채널 MOSFET의 각 설계 치수(W/L)는 P채널 MOSFET(82a)의 경우 약 700이고 N채널 MOSFET(82b, 82c)의 경우 약 230이다.

다음, 클램프/펄스합성회로(8)의 또 다른 예를 설명한다. 제20도는 펄스합성부(8b)가 P채널 MOSFET(82a) 및 N채널 MOSFET(82d)를 사용하고 있는 클램프/펄스합성회로(8)의 예시적인 구조를 나타낸다.

제20도에 도시된 바와 같이, 클램프/펄스합성회로(8)의 클램프부(8a)는 제14도에 도시된 바와 같이 클램프 회로(7)와 유사하다. 제20도의 클램프부(8a)는 커패시터(C) 및 다이오드(81)를 포함하는 부의 다이오드 클램프 회로이다. 클램프부(8a)의 출력선(80b)은 펄스합성부(8b)의 N채널 MOSFET(82d)의 소스 단자에 접속된다. 클램프부(8a)의 커패시터(C)의 용량은 클램프 회로(7)의 경우와 같이 약 0.1μF이상이다.

펄스합성부(8b)에서, P채널 MOSFET(82a)의 소스 단자에는 정의 전원 전압 V_H이 공급된다. P채널 MOSFET(82a) 및 N채널 MOSFET(82d)의 각 드레인 단자들은 출력선(80c)에 접속된다. P채널 MOSFET(82a) 및 N채널 MOSFET(82d)의 각 게이트 단자들은 제2증폭 변환 회로(6)(제13도에 도시됨)의 노드(61)에서 출력된 제1진폭 변환신호(TG_m)가 공급된다.

따라서, 제1진폭 변환 신호(TG_m)가 하이 레벨(V_H)로 되는 전송 기간중에, P채널 MOSFET(82a)는 오프로 되고, N채널 MOSFET(82d)는 온으로 되어, 출력선(80b)상의 신호가 출력선(80c)을 통해 출력된다. 전술한 바와 같이, 클램프부(8a)는 입력선(80a)으로 입력되는 대응하는 진폭 변화 신호의 진폭 V_L의 교류 성분(V_1m또는 V_3m)을 커패시터(C)를 통해 접속시키고, 다이오드(81)에 의해 상기 진폭 변환 신호의 직류 성분을 클램프 회로(7)에서와 같이 클램프하도록 동작한다. 그 결과, 클램프부(8a)에서의 출력선(80b)상의 신호는 전송 기간중에 레벨 -V_L및 0V에서 피크를 가지며, 출력선(80c)을 통해 구동 신호 φV₁또는 φV₃로서 출력된다.

제1진폭 변환 신호(TG_m)가 로우 레벨(0V)인 독출 기간중에, P채널 MOSFET(82a)는 온으로 되고 N채널 MOSFET(82d)는 오프로 되어, 정의 전원 전압(V_H)이 출력선(80c)에 출력된다. 따라서, 레벨 V_H에서 피크를 갖는 출력선(80c)상의 신호는 독출기간중에 클램프/펄스합성회로(8)에서 구동 신호 φV₁또는 φV₃로서 출력된다.

따라서, 클램프/펄스합성회로(8)에서 출력되는 구동 신호 φV₁또는 φV₃는 제12도에 도시된 바와 같이, 부 레벨(-V_L), 정 레벨(V_H) 및 중간 레벨(0V)을 가진 3진 펄스 신호이다.

제20도의 클램프/펄스합성회로(8)의 클램프부(8a)는 다이오드(81) 대신에 MOSFET등의 다른 반도체 소자를 이용할 수 있다. 예컨대, 제21도에 도시된 바와 같이, 클램프부(8a)는 다이오드(81) 대신에 P채널 MOSFET(83)를 사용할 수 있다. P채널 MOSFET(83)의 게이트 및 드레인 단자들은 접지되며, 소스 단자는 출력선(80b)에 접속된다.

제22도는 다이오드(81) 대신에 N채널 MOSFET(84)를 사용하는 클램프/펄스합성회로(8)의 클램프부(8a)의 또 다른 예시적인 구조를 나타낸다. N채널 OSFET(84)의 게이트 및 드레인 단자들은 출력선(80b)에 접속되며 소스 단자는 접지된다. 클램프부(8a)의 구조는 이 실시예들에 제한되지 않는다. 클램프부(8a)는 피크 클램프 회로 또는 다른 종류의 클램프 회로를 이용할 수 있다.

상기한 바와 같이, 본 발명의 드라이버 회로(1)는 타이밍 펄스 신호를 증폭한후에 입력 타이밍 펄스 신호를 클램프함에 의해 단일의 정의 전압 레벨 V_H을 공급하는 전원(4)을 이용하여 부 레벨(-V_L)을 포함하는 2진 피크 레벨을 가진 구동 신호(예컨대, φV₂및 φV₄)를 발생한다. 분압 회로(9)를 이용하여 전원 전압(V_H)에서 중간 전압(V_L)을 발생시킴에 의해 전원 전압(V_H)과 반대의 극성을 갖는 부의 전압(-V_L) 및 입력 타이밍 펄스 신호가 얻어질 수 있다.

이 실시예에서, 펄스 신호(진폭 변환 신호)는 클램프 회로(7)의 접지 전압(OV) 및 클램프/펄스합성회로(8)의 클램프부(8a)를 이용하여 클램프된다. 그러나, 클램프 전압은 접지 전압으로 제한되지 않는다. 클램프 전압은 분압 회로(9)에 의해 얻어진 중간 전압(V_L) 및 접지 전압 사이에서 선택된다. 예컨대, 클램프 전압이 Vc로 설정된 경우(이때 0VcV_L), 0V 및 V_L에서 피크를 갖는 펄스 신호가 -(V_L-Vc) 및 Vc에서 피크를 갖는 펄스 신호로 시프트된다.

또한, 전술한 바와 같이 얻어진 부 전압 레벨(예컨대, -V_L)에서 피크를 갖는 2진신호에 정의 전압 레벨(예컨대, V_H)가진 신호를 합성함에 의해, 부 레벨(-V_L), 정 레벨(V_H) 및 중간 레벨(0V)을 가진 3진 구동 펄스 신호가 발생된다.(예컨대, φV₁및 φV₃). 신호 합성(예컨대, 진폭 변환 신호 V_m1및 직류 전압 신호 V_H)은 구동 신호(예컨대, φV)를 발생시키도록 소정 타이밍에 따라 그 신호들(예컨대, 진폭 변환 신호 TG_m)을 선택적으로 출력함에 의해 실행된다. 클램프 전압이 전술한 바와 같이 Vc로 설정된 경우, 3진 신호는 예컨대 부 레벨 Vc-V_L, 정 레벨 V_H및 중간 레벨 Vc를 가진다.

이 실시예에서, 직류 전원 전압의 정 레벨은 정, 부 및 중간 레벨을 갖는 3진 신호를 발생시키도록 부 레벨에서 하나의 피크를 가진 2진 신호에 합성된다. 그러나, 정 레벨들에 하나 이상의 피크들을 가진 신호가 부 레벨에 하나의 피크를 갖는 2진 신호에 합성될 수 있다. 예컨대, 단일의 정 전압을 공급하는 전원을 이용하여 발생될 수 있는 각각의 정 레벨들에 피크들을 갖는 2진 신호가 합성되어, 부 레벨을 포함하는 4개의 레벨들을 가진 구동 신호를 발생할 수 있다. 전술한 바와 같이, 본 발명에 따르면, 하나 이상의 부 레벨들을 갖는 멀티레벨들을 포함하는 구동 신호가 단일의 정 전압을 공급하는 전원을 이용하는 클램프 및 합성 동작에 의해 발생될 수 있다.

이 실시예에서, 드라이버 회로는 하나 이상의 부 레벨을 포함하는 멀티레벨들을 갖는 구동 신호를 발생시키도록 단일의 정 전압을 공급하는 전원을 이용한다. 그러나, 전원은 그에 제한되지 않는다. 본 발명의 드라이버 회로는 상기한 바와 유시한 방식으로 하나 이상의 정 레벨을 포함하는 멀티레벨들을 갖는 구동 신호를 발생시키도록 단일의 부 전압을 공급하는 전원을 이용할 수 있다. 본 발명에 따르면, 정 및 부 레벨들을 갖는 다수의 레벨들을 포함하는 구동 신호가 단일 전압 레벨(정 또는 부)을 공급하는 전원을 이용하여 발생될 수 있다.

[실시예 2]

제23도는 본 발명의 다른 실시예의 드라이버 회로(1)의 예시적인 구조를 나타낸다. 제23도에 도시된 바와 같이, 드라이버 회로(1)는 타이밍 펄스 신호들(V₁-V₄) 중 하나를 수신하도록 제공된 제1진폭 변환회로(5), 타이밍 펄스 신호(T_G)를 수신하는 제2진폭 변환회로(6), 클램프 회로(7), 클램프/펄스합성회로(8') 및 분압 회로(9)를 포함한다. 전원(4)에서의 정의 전압(V_H)(제9도에 도시됨)은 제2진폭 변환회로(6)와 분압 회로(9)의 일 단자에 공급되며, 분압 회로(9)의 출력(중간 전압 V_L)은 제1진폭 변환회로(5)에 공급된다.

타이밍 회로(2)에서의 타이밍 펄스 신호(V₁-V₄)는 대응하는 제1진폭 변환 회로(5)에 입력된다. 제1진폭 변환회로(5)는 타이밍 펄스 신호(V₁-V₄)를 분압회로(9)에서 공급되는 중간 전압(V_L)을 이용하여 0V 및 V_L에서 피크들을 갖는 소정 진폭의 각 진폭 변환 신호 V_1m-V_4m로 변환한다. 진폭 변환 신호 V_1m-V_3m는 대응하는 클램프/펄스합성회로(8')에 입력되며, 진폭 변환 신호 V_2m및 V_4m는 대응하는 클램프 회로(7)에 입력된다.

타이밍 펄스 신호(TG)는 제2진폭 변환회로(6)에 입력된다. 이 실시예의 제2진폭 변환회로(6)의 구조는 제13도에 도시된 제1실시예의 것과 유사하다. 제2진폭 변환회로(6)는 실시예 1에서 설명한 바와 같은 방식으로 전원(4)에서 공급되는 정의 전압(V_H)을 이용하여 타이밍 펄스 신호(TG)에 따라 제1 및 제2진폭 변환 신호들(TG_m, TG_m')를 발생시킨다. 제1 및 제2진폭 변환 신호(TG_m, TG_m')는 0V 및 V_H에서의 피크들 사이에 소정 진폭을 갖는다.

제13도에 도시된 바와 같이, 제2진폭 변환회로(6)에서, 제1진폭 변환 신호(TG_m)는 타이밍 펄스 신호(TG)를 제1 CMOS 인버터(60a)를 통해 증폭 및 반전함에 의해 발생된다. 즉, 타이밍 펄스 신호가 로우로 될때 제1진폭 변환 신호(TG_m)는 하이로 되고, 그와 반대의 경우도 성립된다. 제1진폭 변환 신호(TG_m)는 제23도에 도시된 바와 같이 제2진폭 변환회로(6)의 노드(61)에서 출력되어 클램프/펄스합성회로(8')에 입력된다.

제13도에 도시된 바와 같이, 제2진폭 변환 신호(TG_m')는 제1진폭 변환 신호(TG_m)를 제2 CMOS 인버터(60b)를 통해 반전함에 의해 발생된다. 즉, 제2진폭 변환신호(TG_m')는 입력 타이밍 펄스 신호(TG)와 같은 위상을 가지며 입력 펄스 타이밍 신호(TG)의 논리 레벨(5V)에서 소정 정 레벨 V_H로 증폭된다. 제2진폭 변환 신호(TG_m')는 제23도에 도시된 바와 같이 제2진폭 변환회로(6)의 노드(62)에서 출력되어 클램프/펄스합성회로(8')에 입력된다.

제23도에서, 클램프 회로(7)에서의 출력은 수직 CCD의 전하를 전송하도록 사용되는 구동 신호 φV₂및 φV₄이다. 클램프/펄스합성회로(8')에서의 출력은 수직 CCD의 전하를 전송하여 다이오드에서 수직 CCD로의 광전 전하를 독출하도록 사용되는 구동 신호 φV₁및 φV₃이다.

제23도에 도시된 바와 같이, 분압 회로(9)는 직렬로 접속된 레지스터(R₁, R₂)를 포함하며, 하나의 단자는 정의 전압 V_H에 결합되고, 다른 단자는 0V로 접지된다. 정의 전압의 분압에 의해 얻어지는 중간 전압 V_L은 레지스터(R₁, R₂)의 접속 노드에서 출력되어 제1진폭 변환 회로(5)에 입력된다.

제1진폭 변환회로(5) 및 클램프 회로(7)의 각 구조는 예컨대 제11도 및 제14-16도에 도시된 바와 같이 전술한 실시예 1의 구조와 동일하다. 제1진폭 변환회로(5) 및 클램프 회로(7)의 동작도 실시예 1에서 설명된 바와 같다. 제1진폭 변환회로(5)에 입력되는 타이밍 펄스 신호 V₁-V₄및 제1진폭 변환회로(5)에서 출력되는 진폭 변환 신호 V_1m-V_4m가 제12도에 도시되며, 실시예 1과 동일하다. 클램프 회로(7) 및 클램프/펄스합성회로(8')에서 출력되는 구동 신호 φV₁-φV₄도 실시예 1과 동일하다.

제24도는 제23도에 도시된 본 발명의 제2실시예에 따른 클램프/펄스합성회로(8')의 예시적인 구조를 나타낸다. 제24도에 도시된 바와 같이, 클램프/펄스합성회로(8')는 클램프부(8a)와 펄스합성부(8b')를 포함한다. 변환 신호 V_1m및 V_3m는 클램프부(8a)의 입력선(80a)으로 입력된다. 제2진폭 변환회로(6)의 노드(61)에서의 제1진폭 변환 신호 TG_m는 펄스합성부(8b')의 입력선(80d)으로 입력되는 한편, 제2진폭 변환회로(6)의 노드(62)에서의 제2진폭 변환 신호 TG_m'는 펄스합성부(8b')의 다른 입력선(80e)으로 입력된다.

클램프부(8a)는 제14도를 참조하여 설명한 제1실시예의 클램프 회로(7)와 유사한 구조를 가지며, 입력선(80a)과 출력선(80b) 사이에 제공된 커패시터(C), 출력선(80b)에 접속된 다이오드(81)를 포함한다. 펄스합성부(8b')의 N채널 MOSFET(82c)는 커패시터(C)와 다이오드(81) 사이에 삽입된다. 클램프부(8a)의 커패시터(C)의 용량은 클램프 회로(7)에서와 마찬가지로 약 0.1μF 이상이다.

제24도에 도시된 바와 같이, 펄스 합성부(8b')는 P채널 MOSFET(82a) 및 2개의 N채널 MOSFET(82b, 82c)를 포함한다. P채널 MOSFET(82a)는 제2진폭 변환 신호 TG_m'가 공급되는 입력선(80e)과 출력선(80b)사이의 전기 접속을 제어한다. 제2진폭 변환 신호 TG_m'는 제2진폭 변환회로(6)의 노드(62)에서 출력되며, 정 레벨 V_H및 접지 레벨 0V에서 피크들을 갖는다. N채널 MOSFET(82b)는 클램프부(8a)의 다이오드의 캐소드와 접지 전압(0V) 사이의 전기 접속을 제어한다. N채널 MOSFET(82c)는 클램프부(8a)의 커패시터(C)와 출력선(80b) 사이의 전기 접속을 제어한다.

MOSFET(82a-82c)의 각 게이트 단자는 입력선(80d)에 접속되어 제2진폭 변환회로(6)의 노드(61)에서 출력된 제1진폭 변환 신호 TG_m가 공급된다. 전송 기간중에, 제1변환 신호 TG_m는 제12도에 도시된 바와 같이 타이밍 펄스신호 TG가 로우(0V)로 됨에 따라 하이(V_H)로 되어, P채널 MOSFET(82a)가 오프로 되고 N채널 MOSFET(82b, 82c)가 온으로 된다. 따라서, 클램프부(8a)의 구조는 클램프 회로(7)의 구조와 동일하게 되며, 커패시터(C)의 출력은 다이오드(81)의 애노드가 접속되는 출력선(80b)에 결합되며, 다이오드(81)의 캐소드는 접지된다.

전술한 바와 같이, 전송 기간에, 클램프부(8a)는 클램프 회로(7)와 같은 방식으로 동작한다. 클램프부(8a)는 입력선(80a)으로 입력되는 대응하는 진폭 변환 신호의 진폭 V_L의 교류 성분(V_1m또는 V_3m)을 커패시터(C)를 통해 결합한다. 상기 변환 신호의 직류성분은 클램프 회로(7)의 다이오드(71)와 같은 방식으로 다이오드(81)에 의해 클램프된다. 따라서, 출력선(80b)상의 신호는 레벨들 -V_L및 0V에서 피크들을 가지며, 구동 신호 φV₁또는 φV₃로서 출력된다.

독출 기간중에는, 제12도에 도시된 바와 같이, 제1진폭 변환 신호 TG_m는 타이밍 펄스 신호 TG가 하이(5V)로 됨에 따라 로우(V_L)로 된다. 따라서, 독출기간중에, P채널 MOSFET(82a)는 온으로 되고 N채널 MOSFET(82b, 82c)는 오프로 된다. 독출 기간중에 제2진폭 변환 신호 TG_m'가 하이(V_H)로 되기 때문에, 제2변환 신호 TG_m'의 정 레벨 V_H은 P채널 MOSFET(82a)를 통해 출력선(80b)으로 출력된다. 따라서, V_H에서 피크 레벨을 갖는 신호가 독출 기간중에 구동신호 φV₁또는 φV₃로서 출력된다.

이어서, 클램프/펄스합성회로(8')에서 출력된 구동신호 φV₁및 φV₃는 제12도에 도시된 바와 같이 부 레벨(-V_L), 정 레벨(V_H) 및 중간 레벨(0V)을 가진 2진 펄스신호이다.

전술한 클램프/펄스합성회로(8')에서, 펄스합성부(8b')는 제25도에 도시된 바와 같이, P채널 MOSFET(82a) 대신에 그의 게이트가 접지되어 있는 P채널 MOSFET(82e)를 사용할 수 있다.

클램프/펄스합성회로(8')의 펄스합성부(8a)는 MOSFET등의 다른 반도체 소자를 이용할 수 있다. 예컨대, 제26도에 도시된 바와 같이, 클램프부(8a)는 다이오드(81) 대신에 P채널 MOSFET(83)를 사용할 수 있다. P채널 MOSFET(83)의 게이트 및 드레인 단자는 N채널 MOSFET(82b)를 통해 접지되며, 소스 단자는 출력선(80b)에 접속된다. 또한, 이 실시예에서 펄스합성부(8b')는 제27도에 도시된 바와 같이, P채널 MOSFET(82a) 대신에 그의 게이트가 접지되어 있는 P채널 MOSFET(82e)를 사용할 수 있다.

제28도는 클램프/펄스합성회로(8')의 클램프부(8a)의 또 다른 예시적인 구조를 나타낸다. 이 경우에, 다이오드(81) 대신에 N채널 MOSFET(84)가 사용된다. N채널 MOSFET(84)의 게이트 및 드레인 단자는 출력선(80b)에 접속되며 소스 단자는 N채널 MOSFET(82b)를 통해 접지된다. 또한, 이 실시예에서 펄스합성부(8b')는 제29도에 도시된 바와 같이 P채널 MOSFET(82a) 대신에 그의 게이트가 접지되어 있는 P채널 MOSFET(82e)를 사용할 수 있다.

클램프부(8a)의 구조는 이 실시예들에 한정되지 않는다. 클램프부(8a)는 피크 클램프 회로 또는 다른 종류의 클램프 회로를 사용할 수 있다.

제30도는 본 발명의 제2실시예에 따른 클램프/펄스합성회로(8')의 또 다른 예시적인 구조를 나타낸다. 제30도에 도시된 바와 같이, 클램프/펄스합성회로(8')는 클램프부(8a) 및 펄스합성부(8b')를 포함한다. 펄스합성부(8b')는 P채널 MOSFET(82a) 및 N채널 MOSFET(82d)를 사용하여 형성된다.

변환 신호 V_1m또는 V_3m는 클램프부(8a)의 입력선(80a)에 입력된다. 제2진폭 변환회로(6)의 노드(61)에서의 제1진폭 변환 신호 TG_m는 펄스 합성부(8b')의 입력선(80d)으로 입력된다. 제2진폭 변환회로(6)의 노드(62)에서의 제2진폭 변환 신호 TG_m'는 펄스합성부(8b')의 다른 입력선(80e)으로 입력된다.

클램프부(8a)는 제14도를 참조하여 설명한 제1실시예의 클램프 회로(7)와 유사한 구조를 가지며, 입력선(80a)과 출력선(80b) 사이에 제공된 커패시터(C), 출력선(80b)에 접속된 다이오드(81)을 포함한다. 펄스합성부(8b')의 N채널 MOSFET(82d)의 소스 단자에 출력선(80b)이 접속된다. 클램프부(8a)의 커패시터(C)의 용량은 클램프회로(7)에서와 마찬가지로 약 0.1μF이상이다.

펄스합성부(8b')에서, P채널 MOSFET(82a)의 소스 단자는 제2진폭 변환 신호 TG_m'가 제2진폭 변환회로(6)의 노드(62)로부터 공급되는 입력선(80e)에 접속된다. P채널 MOSFET(82a) 및 N채널 MOSFET(82d)의 각 드레인 단자는 출력선(80c)에 접속된다. P채널 MOSFET(82a) 및 N채널 MOSFET(82d)의 각 게이트 단자는 제1진폭 변환 신호 TG_m가 제2진폭 변환회로(6)의 노드(61)에서 공급되는 입력선(80d)으로 접속된다.

전송 기간중에는, 제12도에 도시된 바와 같이, 타이밍 펄스 신호 TG가 로우(0V)로 됨에 따라 제1변환 신호 TG_m가 하이(V_H)로 되어, P채널 MOSFET(82a)는 오프로되고 N채널 MOSFET(82d)는 온으로 된다. 따라서, 클램프부(8a)에서 출력되는 출력선(80b)상의 신호는 N채널 MOSFET(82d)를 통해 출력선(80c)으로 출력된다.

전술한 바와 같이, 전송 기간에서, 클램프부(8a)는 클램프 회로(7)와 같은 방식으로 동작한다. 클램프부(8a)는 입력선(80a)으로 입력되는 대응하는 변환 신호의 진폭 V의 교류 성분(V_1m또는 V_3m)을 커패시터(C)를 통해 결합한다. 상기 진폭 변환 신호의 직류성분은 클램프 회로(7)의 다이오드(71)와 같은 방식으로 다이오드(81)에 의해 클램프된다. 따라서, 출력선(80b)상의 신호는 레벨들 -V 및 0V에서 피크들을 가지며, 출력선(80c)에서 구동 신호 φV₁및 φV₃로서 출력된다.

독출 기간중에는, 제12도에 도시된 바와 같이, 제1진폭 변환 신호 TG_m는 타이밍 펄스 신호 TG가 하이(5V)로 됨에 따라 로우(V_L)로 된다. 따라서, 독출기간중에, P채널 MOSFET(82a)는 온으로 되고 N채널 MOSFET(82d)는 오프로 된다. 독출 기간중에 제2변환 신호 TG_m'가 하이(V_H)로 되기 때문에, 제2변환 신호 TG_m'의 정 레벨 V_H은 P채널 MOSFET(82a)를 통해 출력선(80c)으로 출력된다. 따라서, V_H에서 피크 레벨을 갖는 신호가 독출 기간중에 구동신호 φV₁또는 φV₃로서 출력선(80c)에서 출력된다.

이어서, 클램프/펄스합성회로(8')에서 출력된 구동신호 φV₁및 φV₃는 제12도에 도시된 바와 같이, 부 레벨(-V_L), 정 레벨(V_H) 및 중간 레벨(0V)을 가진 3진 펄스 신호이다.

전술한 클램프/펄스합성회로(8')에서, 펄스합성부(8b')는 제31도에 도시된 바와 같이, P채널 MOSFET(82a) 대신에 그의 게이트가 접지되어 있는 P채널 MOSFET(82e)를 사용할 수 있다.

클램프/펄스합성회로(8')의 펄스합성부(8a)는 클램프 회로(7)와 유사하게 다이오드(81) 대신에 MOSFET등의 다른 반도체 소자를 이용할 수 있다. 예컨대, 제32도에 도시된 바와 같이, 클램프부(8a)는 다이오드(81) 대신에 P채널 MOSFET(83)를 사용할 수 있다. P채널 MOSFET(83)의 게이트 및 드레인 단자는 접지되며, 소스 단자는 출력선(80b)에 접속된다. 또한, 이 실시예에서 펄스합성부(8b')는 제33도에 도시된 바와 같이, P채널 MOSFET(82a) 대신에 그의 게이트가 접지되어 있는 P채널 MOSFET(82e)를 사용할 수 있다.

제34도는 클램프/펄스합성회로(8')의 클램프부(8a)의 또 다른 예시적인 구조를 나타낸다. 이 경우에, 다이오드(81) 대신에 N채널 MOSFET(84)가 사용된다. N채널 MOSFET(84)의 게이트 및 드레인 단자는 출력선(80b)에 접속되며 소스 단자는 접지된다. 또한, 이 실시예에서 펄스합성부(8')는 제35도에 도시된 바와 같이 P채널 MOSFET(82a) 대신에 그의 게이트가 접지되어 있는 P채널 MOSFET(82e)를 사용할 수 있다.

클램프부(8a)의 구조는 이 실시예들에 한정되지 않는다. 클램프부(8a)는 피크 클램프 회로 또는 다른 종류의 클램프 회로를 사용할 수 있다.

상기한 바와 같이, 본 발명의 이 실시예에 따른 드라이버 회로(1)는 입력 타이밍 펄스 신호를 증폭한후에 입력 타이밍 펄스 신호를 클램프함에 으해 단일의 정전압 레벨(V_H)을 공급하는 전원(4)을 이용하여 부 레벨(-V_L)을 포함하는 2진 피크 레벨들을 가진 구동 신호(예컨대, φV₂및 φV₄)를 발생한다. 분압 회로(9)를 이용하여 전원 전압(V_H)에서 중간 전압(V_L)을 발생시킴에 의해 전원 전압(V_H)과 반대의 극성을 갖는 부 전압(-V_L) 및 입력 타이밍 펄스 신호가 얻어질 수 있다.

이 실시예에서, 펄스 신호(진폭 변환 신호)는 클램프 회로(7) 및 클램프/펄스합성회로(8)의 클램프부(8a)의 접지 전압(0V)을 이용하여 클램프된다. 그러나, 클램프 전압은 접지 전압으로 제한되지 않는다. 클램프 전압은 분압 회로(9)에 의해 얻어진 중간 전압(V_L) 및 접지 전압 사이에서 선택된다. 예컨대, 클램프 전압이 Vc로 설정된 경우(이때 0VcV_L), 0V 및 V_L에서 피크를 갖는 펄스 신호가 -(V_L-Vc) 및 Vc에서 피크를 갖는 펄스 신호로 시프트 된다.

또한, 전술한 바와 같이 얻어진 부의 전압 레벨(예컨대, -V_L)에 피크를 갖는 2진 신호에 정의 전압 레벨(예컨대, V에서 피크를 갖는 제2진폭 변환 신호 TG_m')을 가진 펄스 신호를 합성함에 의해, 부 레벨(-V_L), 정 레벨(V_H) 및 중간 레벨(0V)을 가진 3진 구동 펄스 신호가 발생된다(예컨대, φV₁및 φV₃). 신호 합성(예컨대, 진폭 변환 신호 V_m1및 직류 전압 신호 V_H)은 구동 신호(예컨대, φV₁)를 발생시키도록 소정 타이밍에 따라 그 신호들(예컨대, 진폭 변환 신호 TG_m)을 선택적으로 출력함에 의해 실행된다. 클램프 전압이 전술한 바와 같이 Vc로 설정된 경우, 3진 신호는 예컨대 부 레벨 Vc-V_L, 정 레벨 V_H및 중간 레벨 Vc를 가진다.

이 실시예에서, 정 레벨에 피크를 갖는 펄스 신호가 직류 전원 전압을 공급하는 대신에 클램프/펄스합성회로에 공급된다. 이로써, 클램프/펄스합성회로내에서의 트랜지스터의 래치업(latch-up)이 방지된다.

두개 이상의 정 레벨들에 피크들을 가진 신호가 클램프/펄스합성회로의 부 레벨에 하나의 피크를 갖는 2진 신호에 합성될 수 있다. 예컨대, 단일의 정 전압을 공급하는 전원을 이용하여 발생될 수 있는 각각의 정 레벨들에 피크들을 갖는 신호가 합성되어 부 레벨을 포함하는 다수의 레벨들을 가진 구동 신호를 발생할 수 있다. 전술한 바와 같이, 본 발명에 따르면, 하나 이상의 부 레벨들을 갖는 멀티레벨들을 포함하는 구동 신호가 단일의 정의 전압을 공급하는 전원을 이용하는 클램프 및 합성 동작에 의해 발생될 수 있다.

전원은 상기한 것들에 제한되지 않는다. 본 발명의 드라이버 회로는 상기한 바와 유사한 방식으로 하나 이상의 정 레벨을 포함하는 멀티레벨들을 갖는 구동 신호를 발생시키도록 단일의 부 전압을 공급하는 전원을 이용할 수 있다. 따라서, 정 및 부 레벨들을 갖는 다수의 레벨들을 포함하는 구동 신호가 단일의 전압 레벨(정 또는 부)을 공급하는 전원을 이용하여 발생될 수 있다.

[실시예 3]

본 발명의 드라이버 회로(1)는 자체로 집적화될 수 있거나, 또는 CCD형 촬상 소자(3)와 함께 집적화될 수 있다. 이 실시예에서, CCD형 촬상 소자(3)와 함께 집적화된 드라이버 회로(1)에 예시적인 구조를 설명한다.

제36도는 드라이버 회로(1)의 다이오드(71)(제14도에 도시됨)를 이용하는 클램프 회로(7)가 CCD형 촬상 소자(3)와 집적화되어 있는 IC의 n형 기판(11)의 일부를 나타낸다. 제36도에서, 구동신호 φV₄를 발생시키는 클램프 회로(7)를 예로 하여 설명한다.

제36도에 도시된 바와 같이, n형 기판(11)은 CCD형 촬상소자를 형성하는 CCD영역(300) 및 클램프 회로영역(700)을 포함한다. 불순물이 비교적 저밀도로 도프된 얕은 p-웰(12)이 CCD영역(300)에 형성된다. 불순물이 비교적 고밀도로 도프된 깊은 p-웰(14)이 클램프 회로영역(700)에 형성된다.

CCD영역(300)에서, p-웰(12)의 표면에 산화막(도시안됨)을 통해 구동 전극(13)이 형성된다. 구동 전극(13)에는 각 구동 신호 φV₁-φV₄가 제공된다. n형 기판(11)에는 정의 전압 V_OFD이 제공된다.

n형 기판(11)의 클램프 회로 영역(700)에서, pn 접합을 가진 다이오드(71)가 p-웰(14)에 형성된다. 제36도에 도시된 바와 같이, 다이오드(71)의 캐소드는 접지되고, 그의 애노드는 커패시터(C)에서의 출력선(70b)에 접속된다. 이 실시예에서, 커패시터(C)는 주변회로 또는 n형 기판(11)의 다른 부분(도시안됨)에 형성될 수 있다. 입력선(70a)을 통해 커패시터(C)에 증폭된 타이밍 신호 V_4m가 공급된다. 실시예 1에서와 동일한 방식으로, 구동 신호 φV₄가 출력선(70b)에서 출력되어 대응하는 구동 전극(13)에 인가된다.

제37도는 n형 기판(11)을 나타내며, 드라이버 회로(1)의 다이오드(81)(제17도에 도시됨)를 사용하는 클램프/펄스합성회로(8)가 CCD형 촬상 소자(3)에 집적화된다. 제37도에서, 구동 신호 φV₁를 발생시키기 위한 클램프/펄스합성회로(8)를 예로하여 설명한다.

제37도에 도시된 바와 같이, n형 기판(11)은 CCD형 촬상 소자(3)를 형성하는 CCD영역(300) 및 클램프/펄스합성회로(8)를 형성하는 클램프/펄스합성영역(800)을 포함한다. 비교적 저농도로 불순물이 도프된 얕은 p-웰(12)이 CCD영역(300)에 형성된다. 비교적 고농도로 불순물이 도프된 깊은 p-웰(15-17)이 클램프/펄스합성영역(800)에 형성되어, 클램프/펄스합성회로(8)의 소자들에 대응한다.

CCD 영역(300)에서, p-웰(12)의 표면에 산화막(도시안됨)을 통해 구동 전극(13)이 형성된다. 구동 전극(13)에는 각 구동 신호 φV₁-φV₄가 공급된다. n형 기판(11)에는 정의 전압 V_OFD이 제공된다.

제37도에 도시된 바와 같이, n형 기판(11)의 클램프/펄스합성영역(800)에서, p-웰(15)에 N채널 MOSFET(82c)가 형성되고, p-웰(16)에는 pn 접합을 가진 N채널 MOSFET(82b)와 다이오드(81)가 형성되며, p-웰(17)에 형성된 n-웰(18)에 P채널 MOSFET(82a)가 형성된다.

증폭된 타이밍 신호 V_1m가 입력선(80a)을 통해 커패시터(C)에 공급된다. 이 실시예에서, 커패시터(C)는 n형 기판(11)의 주변회로 또는 다른 부분(도시안됨)에 형성될 수 있다. 커패시터(C)는 N채널 MOSFET(82c)의 소스 단자에 접속된다. N채널 MOSFET(82)의 드레인 단자는 출력선(80b)에 접속된다. 출력선(80b)에는 p-웰(17)의 n-웰(18)에 형성된 P채널 MOSFET(82a)를 통해 정의 전원 전압 V_H이 공급된다. MOSFET(82a-82c)의 각 게이트 단자에는 진폭 변환 신호 TG_m가 공급된다. 실시예 1에서 설명된 바와 같은 방식으로, 구동신호 φV₁가 출력선(80b)에서 출력되어 출력 게이트(도시안됨)의 단자 및 대응하는 구동 전극(13)에 인가된다.

제36도 및 37도에 도시된 실시예들 모두에 있어서, CCD 영역(300)의 p-웰(12)은 n형 기판(11)에 인가되는 정의 전압 V_OFD을 증가함에 의해 야기되는 펀치스루 효과를 통해 n형 기판(11)에 대한 포토 다이오드(도시안됨)의 과잉 전하를 해소시키도록 낮은 불순물 농도로써 얕은 위치에 형성된다. 한편, 클램프 회로 영역(700) 및 클램프/펄스합성회로(800)의 p-웰(14-17)은 등이 내장되므로 펀치 스루 효과에 영향받지 않도록 비교적 높은 불순물 농도로써 깊은 위치에 형성된다. 따라서, 예컨대, p-웰(12)은 약 10¹⁴cm^-3의 캐리어 밀도, 약 2μm의 접합 깊이를 가지도록 형성되며, p-웰(14-17)은 약 10¹⁵cm^-3의 캐리어 밀도, 약 4μm 이상의 접합 깊이를 가지도록 형성된다.

제37도에 도시된 바와 같이, 클램프/펄스합성영역(800)의 p-웰(15-17)의 불순물 농도 및 깊이는 동일하게 될 수 있다. p-웰(16, 17)은 전압 레벨들이 0V로 동일하므로 하나의 공통 웰에 형성된다. p-웰(15)은 그의 전압 레벨이 다르게 되므로 다른 p-웰에서 분리되도록 형성된다.

하나의 공통 웰에 p-웰들(16, 17)을 형성함에 의해 p-웰(16)내의 N채널 MOSFET(82b) 및 n-웰(18)과 p-웰(17)내의 P채널 MOSFET(82a)에서 래치업 효과가 야기되는 경우에, p-웰들(16, 17)이 분리되어 형성된다.

전술한 바와 같이, 본 발명에 따른 드라이버 회로는 입력 타이밍 펄스 신호를 중폭한후에 입력 타이밍 펄스 신호를 클램프함에 의해 단일의 정의 전압 레벨(V_H)을 공급하는 전원을 이용하여 부 레벨(-V_L)을 포함하는 2진 피크 레벨들을 가진 구동 신호(예컨대, φV₂및 φV₄)를 발생한다. 분압 회로를 이용하여 전원 전압(V_H)에서 중간 전압(V_L)을 발생시킴에 의해 전원 전압(V_H)과 반대의 극성을 갖는 부 전압(-V_L)이 얻어질 수 있다.

클램프 회로 및 클램프/펄스합성회로에 사용되는 클램프 전압은 전술한 바와 같이 분압 회로(9)에 의해 얻어진 중간 전압(V_L) 및 접지 전압(0V) 사이에서 Vc로 설정된다. 이 경우에, 3진 신호는, 예컨대 Vc-V_L의 부 레벨, Vc의 중간 레벨 및 V_H의 정 레벨을 가진다.

또한, 전술한 바와 같이 부의 전압 레벨(예컨대, -V_L)에 피크를 갖는 2진 신호에 정의 전압 레벨(예컨대, V_H)을 가진 신호를 합성함에 의해, 부 레벨(-V_L), 정 레벨(V_H) 및 중간 레벨(0V)을 가진 3진 구동 펄스 신호가 발생된다(예컨대, φV₁및 φV₃). 신호 합성(예컨대, 진폭 변환 신호 V_m1및 직류 전압 신호 V_H)은 구동 신호(예컨대, φV₁)를 발생시키도록 소정 타이밍에 따라 그 신호들(예컨대, 진폭 변환 신호 TG_m)을 선택적으로 출력함에 의해 실행된다.

상기 신호가 정의 전압 레벨(V_H)을 가지므로, 하나이상의 정 레베들이 피크들을 갖는 신호 및 정의 직류 전원전압(V_H)이 사용될 수 있다. 전술한 바와 같이, 본 발명에 따르면, 하나 이상의 부 레벨들을 갖는 멀티레벨들을 포함하는 구동 신호가 단일의 정의 전압을 공급하는 전원을 이용하는 클램프 및 합성 동작에 의해 발생될 수 있다.

전원은 상기한 정의 전압 레벨을 공급하는 것에 제한되지 않는다. 본 발명의 드라이버 회로는 상기한 바와 유사한 방식으로 하나 이상의 정 레벨을 포함하는 멀티레벨들을 갖는 구동 신호를 발생시키도록 단일의 부 전압을 공급하는 전원을 이용할 수 있다. 따라서, 정 및 부 레벨들을 갖는 다수의 레벨들을 포함하는 구동 신호가 단일의 전압 레벨(정 또는 부)을 공급하는 전원을 이용하여 발생될 수 있다.

상기한 바와 같이, 본 발명에 따르면, 드라이버 회로는 반대 극성을 갖는 전압 신호를 발생시키기 위한 다른 전원 전압을 필요로 하지않고 여러가지 구동소자에 대한 정 및 부 레벨들을 포함하는 멀티레벨 펄스 신호를 발생시킬 수 있다. 이로써, 소자의 비용 및 크기를 감소시킬 수 있다. 또한, 클램프 회로 및/또는 클램프/펄스합성회로를, 예컨대 CCD형 촬상소자와 함께 직접화함에 의해, 회로구조가 간단화될 수 있다.

본 발명은 CCD형 촬상소자의 드라이버 회로에 제한되지 않는다. 그러나, 본 발명이 CCD형 촬상소자의 수직 CCD에 적용되는 경우, 다음과 같은 여러가지 장점들이 제공된다 :

CCD형 카메라 시스템에서는, 기판상의 대부분의 영역을 IC 및 전해 커패시터가 차지하게 된다. 각각의 전해 커패시터는 노이즈를 방지하도록 모든 전원에 필수적으로 제공된다. 따라서, 전원이 정의 전압 시스템 및 부의 전압 시스템을 포함하는 경우에, 정 및 부의 전압 시스템들 각각에 전해 커패시터를 제공할 필요가 있다.

본 발명에 따르면, 전원은 정 또는 부의 전압 시스템 중 하나만을 포함한다. 이로써, 전해 커패시터의 갯수를 절반으로 줄일수 있어서 카메라 시스템을 소형화할 수 있고 경량으로 할 수 있다. 또한, 전원의 부품들(예컨대, 전해 커패시터, 직류 변환기, 배선, 접속기등)이 필요없게 되어 카메라 시스템의 비용을 줄일 수 있다.

카메라 시스템의 집적회로부는 CCD, 드라이버 회로(드라이버 IC), 및 타이밍 회로등을 포함한다. 전원을 단일의 전압 시스템으로 사용함에 의해서도, 드라이버 회로의 구조가 간단화되어 IC 핀의 갯수를 줄일 수 있다. 이로써, 카메라 시스템의 크기를 더욱 줄일 수 있다.

또한, 드라이버 회로는 CCD와 함께 집적화될 수 있다. 드라이버 회로의 집적화로 인한 칩영역의 증가는 전원의 영역을 감소시킴에 의해 보상될수 있다. 드라이버 회로의 집적화는 크기를 더욱 줄일 수 있는 장점을 제공한다.

또한, 본 발명에 따르면, CCD 촬상소자는 단일의 정(또는 부)의 전원전압을 이용하여 구동될 수 있다. 따라서, 정의 전원전압에서 부의 전압을 발생시키거나 또는 그 반대의 경우에 직류 변환기가 필요하지 않다. 따라서, 휴대용 정보 단말기, 개인용 컴퓨터, TV전화등과 같이 CCD 촬상소자를 이용하는 간이 화상 입력 장치에서 중요한 요소인 전력소비를 감소시킬 수 있다. 본 발명에 따르면, 장치의 경량화, 소형화, 및 저렴화는 물론이고 저소비전력화에 대한 요구도 만족시킬 수 있다.

본 발명의 정신과 범위를 벗어나지 않고 당업자들이라면 여러가지 개조를 이룰수 있을 것이다. 따라서, 특허청구의 범위는 본 명세서의 설명내용에 제한되는 것이 아니라, 더 넓게 해석되어야 한다.

Claims (19)

1. 입력타이밍신호에 기초하고, 제1극성의 전원전압을 사용하여, 복수의 레벨을 갖는 구동펄스신호를 생성하기 위한 드라아버 회로에 있어서, 전원전압에서 제1전압을 생성하기 위한 수단; 제1전압을 사용하여 입력타이밍신호를 증폭하고, 제1전압의 진폭을 갖는 진폭변환된 신호를 생성하기 위한 제1진폭변환수단; 및 소정 클램프 전압 레벨로 유지되도록 상기 진폭변환된 신호의 직류 성분을 클램프하고, 실질적으로 상기 진폭변환된 신호의 교류성분을 유지하여, 상기 진폭변환된 신호의 교류 성분과 실질적으로 동일한 진폭을 갖고 상기 제1극성과 반대인 제2극성의 제2전압 레벨을 갖는 펄스신호를 생성하기 위한 클램프 수단을 포함하는 드라이버 회로.
2. 제1항에 있어서, 상기 생성 수단은 전원전압을 분압하여 제1전압을 생성하기 위한 분압기를 포함하며, 상기 클램프 수단은 접지전압 레벨과 제1전압 레벨간의 소정 클램프 전압을 사용하는 드라이버 회로.
3. 제1항에 있어서, 적어도 3개의 다른 레벨을 갖는 구동펄스를 발생시키기 위해 상기 클램프 수단으로부터 출력되는 펄스신호와 적어도 하나의 소정 전압레벨을 갖는 제3신호를 합성하기 위한 합성수단을 포함하는 드라이버 회로.
4. 제3항에 있어서, 상기 제3신호는 상기 제1극성의 전원전압을 갖는 직류 전압 신호인 드라이버 회로.
5. 제3항에 있어서, 상기 제3신호는 전원전압과 접지전압의 레벨을 갖는 펄스 신호인 드라이버 회로.
6. 제3항에 있어서, 상기 합성수단은 소정 타이밍에 기초하여 상기 제3신호와 상기 클램프 수단에 의해 생성된 펄스신호를 선택적으로 출력하기 위한 수단을 포함하는 드라이버 회로.
7. 제3항에 있어서, 상기 제1극성의 전원전압을 사용하여 제2입력 타이밍 신호을 증폭하여, 전원전압과 접지전압의 레벨을 갖는 제2진폭변환 신호를 생성하기 위한 제2진폭 변환 수단을 포함하는 드라이버 회로.
8. 제7항에 있어서, 상기 제3신호는 상기 제2진폭변환 신호인 드라이버 회로.
9. 제2항에 있어서, 상기 클램프전압은 접지전압인 드라이버 회로.
10. 제1항에 있어서, 상기 클램프 수단은 커패시터와 다이오드를 포함하는 다이오드 클램프 회로인 드라이버 회로.
11. 입력타이밍신호에 기초하고, 제1극성의 전원전압을 사용하여, 복수의 레벨을 갖는 구동펄스신호를 생성하기 위한 방법에 있어서, 전원전압에서 제1전압을 생성하는 단계; 제1전압을 상용하여 입력타이밍신호를 증폭하고, 제1전압의 진폭을 갖는 진폭변환된 신호를 생성하는 단계; 및 상기 진폭변환된 신호의 직류 성분이 소정 클램프 전압레벨로 유지되도록 상기 진폭변환된 신호를 클램프하고, 실질적으로 상기 진폭변환된 신호의 교류성분을 유지하여, 상기 진폭변환된 신호의 교류 성분과 실질적으로 동일한 직폭을 갖고 상기 제1극성과 반대인 제2극성의 제2전압 레벨을 갖는 펄스신호를 생성하기 위한 단계를 포함하는 구동펄스신호의 생성 방법.
12. 제11항에 있어서, 상기 생성단계에 있어서, 상기 제1전압은 전원전압을 분압하여 생성되고, 상기 클램프 단계에 있어서, 접지전압 레벨과 제1전압 레벨간의 클램프 전압이 소정 클램프 전압으로 사용되는 구동펄스신호의 생성방법.
13. 제11항에 있어서, 상기 클램프단계에서 생성된 펄스신호와 적어도 하나의 소정전압을 갖는 제3신호를 합성하여, 적어도 3개의 상이한 레벨을 갖는 구동펄스를 생성하는 단계를 포함하는 구동펄스신호의 생성방법.
14. 제13항에 있어서, 상기 합성단계에서 사용되는 제3신호는 제1극성의 전원전압 레벨을 갖는 직류 전압 신호인 구동펄스신호의 생성방법.
15. 제13항에 있어서, 상기 합성단계에 사용된 제3신호는 전원전압과 접지전압의 레벨을 갖는 펄스 신호인 구동펄스신호의 생성방법.
16. 제13항에 있어서, 상기 합성단계는 소정 타이밍에 기초하여 상기 제3신호와 상기 클램프 수단에 의해 생성된 펄스신호를 선택적으로 출력하기 위한 단계를 포함하는 구동펄스신호의 생성방법.
17. 제13항에 있어서, 상기 제1극성의 전원전압을 사용하여 제2입력 타이밍 신호를 증폭하여, 전원전압과 접지전압의 레벨을 갖는 제2진폭변환 신호를 생성하기 위한 단계를 포함하는 구동펄스신호의 생성방법.
18. 제17항에 있어서, 상기 합성단계에 사용된 제3신호는 상기 제2진폭변환 신호인 구동펄스신호의 생성방법.
19. 제12항에 있어서, 상기 클램프단계에 사용된 클램프전압은 접지전압인 구동펄스신호의 생성방법.