KR100203528B1 - 쌍방향 반도체 스위치 - Google Patents

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KR100203528B1
KR100203528B1 KR1019950005678A KR19950005678A KR100203528B1 KR 100203528 B1 KR100203528 B1 KR 100203528B1 KR 1019950005678 A KR1019950005678 A KR 1019950005678A KR 19950005678 A KR19950005678 A KR 19950005678A KR 100203528 B1 KR100203528 B1 KR 100203528B1
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KR
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gate
electrode
emitter
semiconductor
control circuit
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Application number
KR1019950005678A
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요시아키 아이자와
도시미츠 가토
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

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Abstract

본 발명은, 교류전류의 양쪽을 낮은 온전압에서 제어할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.
본 발명은, 한쪽의 콜렉터를 다른 쪽의 에미터에 접속하는 역병렬 접속된 2개의 절연게이트·바이폴라트랜지스터(IGBT)등의 절연게이트형 반도체 장치를 설치하고, 이 절연게이트형 반도체장치의 각각의 게이트를 전기적으로 독립된 게이트제어회로로 바이어스하는 것으로서 구성된다.

Description

쌍방향 반도체스위치
제1도는 본 발명의 반도체장치의 제1실시예에 따른 쌍방향성 반도체스위치의 회로도.
제2도는 본 발명의 반도체장치의 제2실시예에 따른 쌍방향성 반도체스위치의 회로도.
제3도는 본 발명의 제1 및 제2실시예에서 이용하는 IGBT칩의 단면 구조도.
제4도는 제3도에 나타낸 IGBT칩의 제조방법을 나타낸 공정도.
제5도는 본 발명의 제1 및 제2실시예에서 이용하는 다른 IGBT칩의 제조방법을 나타낸 공정도.
제6도는 본 발명의 제1 및 제2실시예에서 이용하는 또 다른 IGBT칩의 제조방법을 나타낸 공정도.
제7도는 본 발명의 제3실시예에 관한 것으로, IGBT1,2, 포토다이오드 어레이(5a, 6a), 저항(5b, 6b), LED(7)를 리드프레임에 각각 마운트하여 수지몰드한 경우의 평면도(a) 및 모식단면도(b).
제8도는 본 발명의 제3실시예에서 이용하는 포토다이오드 어레이의 단면도의 일례(a) 및 그 등가회로(b).
제9도는 본 발명의 제4실시예에 따른 쌍방향성 반도체스위치의 평면도(a) 및 그 단면도.
제10도는 본 발명의 제5실시예에 따른 쌍방향성 반도체스위치의 평면도(a) 및 그 단면도.
제11도는 본 발명의 제6실시예에 따른 쌍방향성 반도체스위치의 평면도(a) 및 그 단면도.
제12도는 본 발명의 제7실시예에 관한 것으로, n채널 IGBT와 p채널 IGBT를 동일 칩상에 집적화한 원칩 쌍방향성 반도체스위치의 단면의 일부를 나타낸 구조도.
제13도는 본 발명의 제7실시예의 등가회로를 나타낸 도면.
제14도는 본 발명의 제8실시예의 관한 것으로, LED로 구동하는 원칩 쌍방향성 반도체스위치의 등가회로도.
제15도는 본 발명의 제9실시예에 관한 것으로, n채널 래터럴IGBT(LIGBT)와 p채널 LIGBT를 동일 칩상에서 역병렬 접속한 경우의 단면의 모식구조도.
제16도는 본 발명의 제10실시예에 관한 것으로, SOI웨이퍼상에 절연분리기술을 이용하여 역병렬 접속된 n채널 LIGBT를 집적화한 경우의 모식단면도.
제17도는 본 발명의 제11실시예에 관한 것으로, 원칩 쌍방향성 반도체스위치의 단면도.
제18도는 본 발명의 제12실시예에 관한 것으로, 원칩 쌍방향성 반도체스위치의 단면도.
제19도는 본 발명의 제13실시예에 관한 것으로, LIGBT로 구성한 원칩 쌍방향성 반도체스위치의 단면도.
제20도는 종래의 IGBT를 1개 사용한 반도체스위치를 나타낸 도면.
제21도는 종래의 IGBT의 제조방법을 나타낸 제조공정도.
제22도는 MOS-FET를 사용한 종래의 반도체스위치를 나타내는 도면.
제23도는 종래의 IGBT를 2개 사용한 반도체스위치를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1,2,91,92,123,124 : IGBT
3,4,101,102,111,112,121,122 : 출력단자(리드프레임)
5,6,95,96,104,115,116 : 게이트제어회로
5a,6a,85a,86a : 포토다이오드 어레이
5b,6b,85b,86b : 저항
7,71,71 : LED(발광소자)
8,9,902,903,904,908 : 리드프레임
11,31,131 ; n-기판(n-베이스층)
12,32,132,333,334 : p+애노드층(p+확산층)
13,25,34,134 : p형 베이스층,
21 : p+기판 22 : n-에피택셜층,
14,26,35,135,142 : n+에미터층,
15,23,23A,33,33A,133,615 : SiO2막,
16,27,30,136,161,162 :게이트전극, 16A : 게이트단자,
17,28,38,137,171 : 에미터전극, 17A : 에미터단자,
18,29,39,138,181 : 콜렉터전극, 18A : 클렉터단자,
24 : p+확산층, 36 : 유리층
113,114 : MOS-FET, 125,126 : 리버스다이오드,
128 : p+확산영역, 129 : p기판,
139 : 폴리실리콘층, 141 : p+에미터층,
168,169 : 게이트 본딩패드, 172,182 : 금속전극,
176,177,178,179 : 에미터 본딩패드, 211 : i층,
221 : n+애노드층, 231 : n형 베이스층
332 : p애노드층, 512,522 : p형 애노드영역,
514,524 : n형 캐노드영역 517,527 : 캐소드 본딩패드,
518,528 : 애노드 본딩패드,
536,537,538,546,547,548 : A1배선,
616 : 폴리실리콘, 629 : 반도체기판(실리콘기판),
651,652,653 : 반도체칩,
901 : 투명고무 또는 겔상태의 실리콘수지,
931,932,933,934,935,936,937 : 본딩와이어,
991 : 몰드패키지.
[산업상의 이용분야]
본 발명은 절연게이트· 바이폴라트랜지스터(IGBT)등의 절연베이트로 전류를 제어하는 반도체장치에 관한 것으로, 특히 직류, 교류전류의 양쪽의 제어를 행한느 것이 가능한 쌍방향성 스위치로서의 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
게이트전극에 인가되는 비교적 낮은 바이어스전압에 의해 큰 전류를 제어할 수 있는 절연게이트· 바이폴라트랜지스터(IGBT)는 MOS·바이폴라복합기능소자의 일종으로 전력제어나 전류스위칭등 각종의 파워일렉트로닉스의 용도에, 특히 유용한 반도체장치로서 개량이 진행되고 있다.
제20도는 종래의IGBT를 1개 사용한 반도체스위치를 나타낸 회로도이고, 제21도(a)~(d)는 종래의 IGBT의 제조방법의 일례를 나타낸 제조공정도이다.
제20도에 있어서, 이 반도체스위치는 출력단자(101)에 콜력터가, 출력단자(102)에 에미터가 접속된 IGBT(103)를 갖추고, 그 게이트전극이 게이트제어호로(104)로 바이어스되도록 구성되어 있다.
제20도의 IGBT(103)의 칩을 제조하기 위해서는, 우선 제21도(a)에 나타낸바와 같이 미리 준비된 n-베이스층으로 되는 n-기판(131)의 이면측에 p+애노드층(132)을 이면으로부터 보론(B)등을 확산하여 형성한다. 또는, p+기판상에 n-에피택셜층을 형성하여도 된다. 이 경우는 p+기판이 p+애노드층(132)으로, n-에피셜층이 n-베이스층(131)으로 된다. 다음으로 제21도(b)에 나타낸 바와 같이 n-기판(131)의 표면측에 게이트산화막으로 되는 SiO2막(133) 및 게이트산화막상의 절연게이트전극으로 되는 폴리실리콘층(139)을 성막하여, n-기판(131)의 표면측 폴리실리콘층(139)의 중앙부의 창을 통해 n-기판(131)의 표면측의 중으로 보론(B)등의 확산을 행하여 p형 베이스층(134)을 형성한다. 다음에, 제21도(c)에 나타낸 바와 같이 게이트전극(136)으로 되는 부분의 폴리실리콘층을 남기고, 새로이 SiO2막(133)을 n-기판(131)의 표면상에 성막한 후, 이 SiO2막(133)의 중앙부분의 두 개의 창을 통하여 p형 베이스층(134)중으로 비소(As)등의 확산을 행하여 n+에미터층(135)을 형성한다. 소위, 이중확산기술이다. 그후, 소정의 포토리소그래피 및 RIE법등의 수법으로 게이트전극(136)의 형상으로 폴리실리콘막을 패터닝하고, 더욱이 이 폴리실리콘막 및 n-기판(131)상에 SiO2막을 형성한다. 그리고, 제21도(d)에 나타낸 바와 같이 SiO2막(133)을 덮도록 하여 n-기판(131)의 표면중앙부에 에미터전극(137)을 형성하고, 또 칩 이면측의 p+애노드층(132)에 콜렉터전극(138)을 형성하면, 제20도에서 이용하는 IGBT(103)의 칩을 얻게 된다.
다음으로 IGBT의 동작원리에 대하여 설명한다. IGBT의 턴온은 예컨대 에미터전극(137)이 접지되고 콜렉터전극(138)에 정전압이 인가된 상태에서 게이트전극(136)에 에미터전극(137)에 대하여 정전압을 인가하는 것에 의해 실현된다. 게이트전극(136)에 정전압이 인가되면 MOSFET와 마찬가지로 p형 베이스층(134)의 표면에 반전채널이 형성되어 n+에미터층(135)으로부터 반전채널층을 통하여 n-베이스층(131)내에 전자가 주입되어 p+애노드층에 도달한다. 이에대하여 p+애노드층(132)으로부터 n-베이스층(131)내에 홀의 주입이 일어나고, p+애노드층(132)과 n-베이스층(131)과의 사이에 형성되는 pn 접합은 순바이어스 상태로 되며, n-베이스층(131)이 전도도 변조를 일으켜 소자를 도통상태로 이끈다. IGBT의 온상태는 이상과 같이 고저항인 n-베이스층(131)이 전도도 변조에 의해 그 저항성분이 극히 작게 되기 때문에 n-베이스층(131)의 불순물 밀도가 낮고, 그 두께가 두꺼운 고내압소자자이어도 온저항(RoN)이 극히 작은 특성을 얻을 수 있다. 한편, IGBT의 턴오프는 게이트전극(136)에 에미터전극(137)에 대하여 제로바이어스로 하던가, 또는 부전압을 인가하는 것에 의해 실현된다. 게이트전극(136)이 제로바이어스로 되던가, 게이트전극(136)에 부전압이 인가되면, 폴리실리콘게이트전극(136) 바로 아래의 반전채널이 소멸하여, n+에미터층(135)로부터의 전자의 주입이 정지된다. 그러나, n-베이스층(131)내에는 여전히 전자가 존재한다. n-베이스층(131)내에 퇴적한 홀의 대부분은 p형 베이스층(134)을 통하고, 에미터전극(137)으로 유입하지만, 일부는n- 베이스층(131)내에 존재하는 전자와 재결합하여 소멸된다. n-베이스층(131)내에 축적된 홀이 모두 소멸한 시점에서 소자는 저지상태로 되어 턴오프가 완료된다.
그러나, 제20도에 나타낸 바와 같은 1개의 IGBT를 이용한 반도체스위치에서는 콜렉터전극(138)에 접속되는 출력단자(101)로부터 에미터전극(137)에 접속되는 출력단자(102)로 흐르는 전류를 제어하는 것은 가능하지만, 역방향의 전류를 흐르게 할 수는 없으므로 교류전류의 제어를 행할 수 없다. 여기서, 직류, 교류전류의 양쪽을 제어할 수 있는 쌍방향성 반도체스위치의 종래예를 제22도 및 제23도에 나타낸다. 제22도는 MOS-FET를 사용한 종래의 쌍방향성 반도체스위치를 나타낸 회로도로서, 이 쌍방향성 반도체스위치는 출력단자(111, 112)사이에 역직렬 접속된 2개의 제22도 MOS-FET(113, 114)를 갖추고, 이들 게이트전극이 게이트제어회로(115)에서 바이어스되도록 구성되어 있다. 이 회로에 의하면 출력단자(111, 112)사이의 어느 방향으로도 전류를 흐르게 할 수는 있어, 직류, 교류전류의 양쪽의 제어를 행할 수 있게 된다.
제23도는 종래의IGBT를 2개 사용한 쌍방향성 반도체스위치를 나타낸 회로도이다. 이 쌍방향성 반도체스위치는 출력단자(121, 122)사이에 역직렬 접속된 2개의 IGBT(123, 124)의 각 콜렉터 . 에미터사이에는 고내압을 실현하기 위한 리버스다이오드 (125 , 126)가 각각 접속되어 있다. 그리고, IGBT(123, 124) 각각의 게이트전극이 게이트제어회로(116)에서 바이어스되도록 구성되어 있다. 또한, 본 종래예의 IGBT(123, 124)도 제21도(a)~(d)에 나타낸 방법으로 제조된다. 제23도와 같이 구성하면 출력단자(121, 122)사이의 어느 방향으로도 전류를 흐르게 할 수 있어 직류, 교류전류의 양쪽의 제어를 행할 수 있게 된다.
그러나, 제22도에 나타낸 반도체스위치에서는 MOS-FET로 구성하고 있기 때문에 IGBT와 비교하여 온전압(Von)이 높고, 더욱이 이 MOS-FET 2개의 역직렬접속하고 있기 때문에 온전압(Von)은 더욱 높아지게 된다는 문제가 있었다. 예컨대 500V정도의 내압의 소자에서는 동일 칩면적으로 비교한 경우 MOS-FET는 IGBT의 약 3배의 온전압으로 되고, 이 MOS-FET를 2개의 역직렬 접속하고 있기 때문에 온전압은 다시 그 2배로 된다. 또, 제23도에 나타낸 반도체스위치에서는 리버스다이오드(125, 126)의 어느 한쪽이 전류경로에 직렬로 들어가기 때문에, 이 온전압(Von)이 IGBT의 온전압(Von)에 더해지는 결과, 전체의 온전압(Von)이 높아지게 된다. 더욱이, 리버스다이오드는 내압 . 전류용량이 사용하는 IGBT와 동등한 것이 필요로 되기 때문에 비용이 높아지게 된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 직류, 교류전류의 양쪽을 낮은 온전압으로 제어할 수 있으면서 저비용의 쌍방향 반도체스위치를 제공함에 그 목적이 이다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명의 제1특징은, 제1도에 나타낸 바와같이, 제1 및 제2 주전류 및, 게이트전극을 갖춘 제1절연게이트형 반도체장치(1)와, 이 제1절연게이트형 반도체장치의 제2주전극과 접속된 제1주전극과, 이 제1절연게이트형 반도체장치의 제1주전극과 및, 게이트전극을 갖춘 제2절연게이트형 반도제장치(2), 상기 제1절연게이트형 반도체장치(1)의 게이트전극에 접속된 제1게이트 제어회로(5) 및, 상기 제2절연게이트형 반도체장치(2)의 게이트전극에 접속된 제2게이트제어회로(6)를 적어도 모두 구비하는 것이다. 바람직하게는 이 제1 및 제2절연게이트형 반도체장치가 각각 제1 및 제2IGBTDLS 것이다.
보다 바람직하게는 제1IGBT(1) 및 제2IGBT(2)를 구성하는 각각의 에미터층, 각각의 베이스층, 각각의 애노드층은 각각 서로 동일 도전형이고, 제1 및 제2IGBT 의 제1주전극은 에미터전극이며, 제2주 전극은 콜렉터전극이고, 제1게이트 제어회로(5) 및 제2게이트 제어회로(6)는 각각 제1 및 제2IGBT의 에미터전 극과 게이트전극의 사이에 접속되어 있는 것이다. 즉, 제1 및 제2IGBT는 모두 n채널형 IGBT이지만, 또한 p채널형 IGBT인 것이다.
본 발명의 제2특징은 제13도의 등가회로에 나타낸 바와 같이, 제1IGBT는 n채널 IGBT(91)이고, 제2IGBT는 p채널 IGBT(92)이며, 제1IGBT(91)의 제1 및 제2주전극은 각각 에미터전극 및 콜렉터전극이고, 상기 제2IGBT(92)의 제1 및 제2주전극은 각각 콜렉터전극 및 에미터이며, n채널 IGBT(91)의 에미터전극과 p채널 IGBT(92)의 에미터전극이 서로 접속되고, n체널 IGBT(91)의 콜렉터전극과 p채널 IGBT(92)의 콜렉터전극이 서로 접속되며, 제1게이트 제어회로(95) 및 제2게이트 제어회로(96)는 각각 제1 및 제2의 IGBT의 에미터전극과 게이트전극사이에 접속되어 있는 것이다.
본 발명의 제3특징은 제2도 및 제14도에 나타낸 바와 같이, 제1게이트제어회로(5, 95) 및 제2게이트제어회로(6, 96)가 발광소자가 발광한 빛에 의히 구동되는 것이다. 바람직하게는 제1 및 제2게이트 제어회로는 각각 포토다이오드 어레이(5a, 6a, 85a, 86a)를 적어도 포함하는 것이다.
본 발명의 제4특징은 제7도에 나타낸 바와 같이, 제1IGBT는 제1리드프레임(4)상에, 제2IGBT는 제2리드프레임(3)상에, 제1 및 제2게이트제어회로는 제3리드르레임(902)상에, 발광소자(7)는 제4리드프레임(8)상에 마운트되고, 제1 및 제2 게이트제어회로는 포토다이오드 어레이(5a, 6a)를 포함하며, 발광소자(7)의 빛이 포토다이오드 어레이(5a, 6a)에 조사되게 배치되며, 제1, 제2, 제3 및 제4 리드프레임은 수지(991)로 수지몰드되어 동일 패키지를 구성하고 있는 것이다.
바람직하게는 발광소자(7)와 상기 포토다이오드 어레이(5a, 6a)는 제7도(b)에 나타낸 바와 같이 투명고무 또는 겔상태의 실리톤수지(901)로 몰드되어 있는 것이다. 더욱 바람직하게는 제11도에 나타낸 바와 같이 발광소자(7)와 상기 포토다이오드 어레이(5a/6a)는 대향하여 배치되고, 발광소자(7)의 출력광이 직접 상기 포토다이오드 어레이(5a/6a)에 조사되는 것이다.
본 발명의 제5특징은 제12도, 제15~제19도에 나타낸 바와 같이, 제1IGBT(1, 91) 및 제2IGBT(2, 92)가 동일 반도체칩상에 집적화되어 있는 것이다.
바람직하게는 제12도에 나타낸 바와 같이, n채널 IGBT(91)는 높은 비저항 반도체기판(211)의 표면에 형성된 p형 베니스층(13)과, p형 베이스층(13)의 내부에 형성된 n+에미터층(14), p형 베이스층(14)의 표면의 일부에 게이트절연막을 배개로 형성된 게이트전극(16) 및 반도체기판(211)의 이면에 형성된p+애노드층(12)으로 적어도 구성되고, p채널 IGBT(92)는 반도체기판(211)의 표면에 형성된 n형 베이스층(231)과, n형 베이스층(231)의 내부에 형성된 p+에미터층(141)과, n형베이스층(231)의 표면의 일부에 게이트절연막을 매개로 형성된 게이트전극(161) 및, 반도체기판의 이면에 형성된 n+애노드층(221)으로 적어도 형성되어 있는 것이다. 보다 바람직하게는 p+애노드층(12)은 전자의 확산길 이를Ln으로 했을 때에 L 2Ln의 관계를 만족하는 피치(L)을 갖추며, 반도체기판(211)의 이면에 주기적으로 복수개 배열되어 있는 것이다.
본 발명의 제5특징의 다른 특징으로서는 제17도, 제18도에 나타낸 바와 같이, 제1도전형의 반도체기판(11)과, 반도체기판(11)의 제1주표면상에 형성된 제2도전형의 제1반도체영역(13) 및 제1반도체영역(13)의 내부에 형성된 제1도 전형의 제1에미터영역(14), 반도체기판(11)의 제1주표면과는 반대측인 제2주표면상에 형성된 제2도전형의 제2반도체영역(232) 및 제2반도체영역 내부에 형성된 제1도전형의 제2에미터영역(142), 제1반도체영역(13)의 표면에 게이트산화막을 매개로 형성된 제1게이트전극(16), 제2반도체영역(332)의 표면에 게이트산화막을 매개로 형성된 제2게이트전극(162), 제1반도체영역(13) 및 제1에미터영역(14)과 전기적으로 접속되는 제1주전극영역(172), 제2반도체영역(332) 및 제2에미터영역(142)과 전기적으로 접속되는 제2주전극영역(182), 제1주전극영역(172)과 제1게이트전극(16)과의 사이에 전기적으로 접속된 제1게이트제어회로 및, 제1주전극영역(182)과 제1게이트전극(162)과의 사이에 전기적으로 접속된 제2게이트제어회로를 적어도 구비하는 것이다. 보다 바람직하게는 제18도에 나타낸 바와 같이 같이 제2반도체영역(332)에 접하여 형성된 제2도전형에서 제2반도체영역(33)보다도 고불순물의 제1애노드영역(334)과, 제1반도체영역(13)에 접하여 형성된 제2도전형에서 제1반도체영역보다도 고불순물의 제2애노드영역(334)을 구비하는 것이다.
본 발명의 제5특징의 또 다른 구성으로서는 제19도에 나타낸 바와 같이 래터럴IGBT(LIGBT)을 동일 기판(129)상에 집적화한 것이다. 즉, 제1도전형 반도체기판(129)상부에 형성된 제2도전형의 제1반도체영역(11)과, 제1반도체영역(11)의 표면에 형성된 제1도전형의 제2반도체영역(13) 및 제3반도체영역(332), 제2 및 제3반도체영역의 각각의 내부에 형성된 제2도전형의 제1에미터영역(14) 및 제2에미터영역(142), 제2 및 제3반도체영역의 표면에 각각 게이트산화막을 매개로 형성된 제1게이트전극(16) 및 베2게이트전극(162), 제2반도체영역(13) 및 제1에미터영역(14)과 전기적으로 접속되는 제1주전극영역(172), 제3반도체영역(332) 및 제2에미터영역(142)과 전기적으로 접속되는 제2주전극영역(1182), 제1주전극영역(172)과 제1게이트전극(16)사이에 전기적으로 접속된 제1게이트제어회로(5) 및, 제2주전극영역(182)과 제2게이트전극(162) 사이에 전기적으로 접속된 제2게이트제어회로(6)를 적어도 구비하는 것이다.
본 발명의 제6특징은 제4도, 제5도, 제6도에 나타낸 바와 같이, 각IGBT(1, 2)는 아이솔레이션확산법 또는 유리패시베이션법을 이용하여 형성한 것이다.
(작용)
상기한 바와 같은 본 발명에 의하면, 각 IGBT게이트를 각각 독립된 게이트제어회로(5, 6)로 바이어스하는 것에 의해 한쪽의 콜렉터·에미터 접속점(3)과 다른 쪽의 콜렉터· 에미터 접속점(4)과의 사이에 있어서 교류, 직류 양쪽의 전류제어를 낮은 온전압(VON)에서 행할 수가 있다. 즉, 제1도 구성의 반도체스위치에 의하면, 게이트제어회로(5, 6)에 의해 IGBT(1, 2)가 각각 구동되어 출력단자(3)로부터 출력단자(4)의 방향으로 전류가 흐를 때애눈 IGBT(1)가 전류를 흘리고, 역으로 출력단자(4)로부터 출력단자(3)의 방향으로 전류가 흐를 때에는 IGBT(2)가 전류를 흘리기 때문에 교류전류를 제어할 수 있다. 더욱이, 종래예로서 나타낸 제22도에 나타낸 MOS-FET로 구성한 예에서는, IGBT의 약 3배의 온전압으로 되고, 역직렬 접속되어 있기 때문에 온전압은 다시 그 2배로 되지만, 본 실시예에서는 역병렬 접속한 IGBT로 구성하고 있으므로 전압을 낮게 억제할 수가 있으며, 동일 칩면적의 각 MOSFET 및 각 IGBT로 구성한 경우에 비교하면 제어전류가 증대하고, 도통손실이 감소된다. 따라서, 변환 효율이 향상된다.
또, 게이트제어회로를 포토다이오드 어레이로 구성하는 것에 의해 입력측과 출력측이 광결합되어 있는 것만으로 전기적으로 절연되어 있기 때문에, 파워계(주전류계)와 제어계의 노이즈가 분리되고, 안정한 스위칭동작이 가능하다. 또, 입력(LED)측의 전압과 출력축의 전압이 분리된, 소위 포토커플러(Photocoupler)로서 보다 낮은 온전압으로 교류·직류 양쪽의 전류제어를 행할 수가 있다.
더욱이, IGBT등의 주된 스위칭소자를 아이소레이션확산법 또는 유리패시베이션법을 이용하여 형성하는 것에 의해 콜렉터를 부로 하고, 에미터를 정으로 한 칩내압(역내압)을, 콜렉터를 정으로하고 에미터를 부로 한 내압과 같은 정도까지 높일 수가 있다.
(실시예)
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 구체적으로 설명한다.
제1도는 본 발명의 제1실시예에 따른 반도체스위치의 회로도이다. 이 반도체스위치는 2개의 IGBT(1, 2)를 갖추고, 이들 IGBT(1, 2)가 출력단자(3, 4)사이에 역병렬 접속되어 있다. 즉, IGBT(1)의 콜렉터와 IGBT(2)의 에미터가 출력단자(3)에 공통 접속되는 한편, IGBT(1)의 에미터와 IGBT(2)의 콜렉터가 출력단자(4)에 공통 접속되어 있다. 그리고, IGBT(1, 2)의 각 게이트전극이 게이트제어회로(5, 6)에서 각각 바이어스되도록 구성되어 있다. 제1도 구성의 반도체스위치에 의하면, 게이트제어회로(5, 6)에 의해 IGBT(1, 2)가 각각 구동되어 출력단자(3)로부터 출력단자(4)의 방향으로 전류가 흐를 때에 IGBT(1)가 전류를 흘리므로 교류전류를 제어할 수 있게 된다. MOS-FET로 구성한 제22도에 나타낸 종래예에서는MOSFET 자신이IGBT의 약3배의 온전압을 갖추고, 이MOS-FET를 2개 역직렬 접속한 IGBT로 구성하고 있으므로 온전압을 낮게 억제할 수가 있다. 따라서, 동일 칩면적의 각 MOSFET 및 각 IGBT에서 제22도의 회로 및 제1도의 회로를 구성한 경우에서 비교하면, 본 발명의 제1도 구성 쪽이 제어전류가 증대하고, 도통손실이 감소한다. 그결과 변환효율이 향상된다.
제2도는 본 발명의 제2실시예에따른 반도체스위치의 회로도로서, 제1도와 공통하는 요소에는 동일의 부호가 붙여져 있다. 본 발명의 제2실시예의 반도체스위치는 본 발명의 제1실시예의 IGBT(1, 2)의 게이트제어회로(5, 6)로서 포토다이오드 어레이를 사용한 예이다. 즉, IGBT(1, 2)의 각 게이트전극을 각각 바이어스하는 포토다이오드 어레이(5a, 6a)가 설치되고, 이 포토다이오드 어레이(5a, 6a)에 저항(5b, 6b)이 각각 병렬접속되어 있다. 더욱이, 포토다이오드 어레이(5a, 6a)에 빛을 조사하기 위한 LED(7; 발광다이오드)가 입력단자(8, 9)사이에 접속되어 있다. 이러한 구성의 반도체스위치에 의하면 LED(7)의 입력단자(8, 9)간에 전류를 흘려, LED(7)를 발광시켜 포토다이오드 어레이(5a, 6a)에 교류 또는 동시에 빛을 조사하면, 포토다이오드 어레이(5a, 6a)가 교류또는 동시에 광기전력을 발생시킨다. 이전압에 의해 IGBT(1, 2)의 각 게이트전극이 교류 또는 동시에 바이어스되어 출력단자(3, 4)간이 상기 제1실시예와 마찬가지로 온상태로 된다. 이와 같이 본 발명의 제2실시예에서는 입력측과 출력측이 광결합되어 있는 것만으로 전기적으로 절연되어 있기 때문에 파위(주전력계)의 노이즈와 게이트제어회로계의 노이즈가 분리되어 있으므로, 안정한 스위칭동작이 가능하다. 더욱이, 게이트제어회로에 있어서 전력손실이 거의 없고, 극히 교환효율이 높은 교류· 직류겸용의 반도체스위치가 실현된다.
제3도는 본 발명의 제1또는 제2실시예의 반도체스위치의 구성요소인 IGBT(1, 2)의 각 칩을 고내압화하기 위한 구성을 나타낸 것이다. 제3도에 나타낸 바와 같이, 본 발명의 제1 또는 제2실시예의 IGBT칩은 불순물 밀도 5×1012∼2×1014cm-3의 n-기판(11)을 갖추고, 그 n-기판(11)의 이면 전면에는 불순물 밀도 5×1018∼2×1019cm-3의 p+확산층(12; p+형 애노드층)이 형성되며, 더욱이 칩측면에도 아이소레이션확산(소자분리확산)법에 의해 p+확산층(12)이 형성되어 있다. 또, n-기판(11)내의 칩표면측에는 불순물 밀도 5×1015∼1017cm-3의 p형 베이스층(13)이 형성되고, P형 베이스층(13)내의 칩표면측에는 한쌍의 불순믈 밀도5×1018∼2×1021cm-3의 n+에미터층(14)이 형성되어 있다. 또, 칩표면의 양 사이드에 각각 나타난 p+형 확산층(12), n-형 기판(11), p형 베이스층(13) 및 n+에미터층(14)에 걸쳐 칩표면상에 Si2O2(15)이 각각 형성되어 있으며, 해당 SiO2막(15)내에는 각각 폴리실리콘막으로부터 이루어진 게이트전극(16)이 형성되어 있다. 즉, 게이트전극(16)은 p형 베이스층(13)에 대응하는 칩표면상에 설치되고, 그 주위를 게이트산화박등의 SiO2막(15)에 의해 칩표면측으로부터 절연한 상태의 절연 게이트구조를 이루고 있다. 또한, 게이트전극(16)은 W나 Ti등의 고융점금속, 혹은WSi2, TiSi2, MoSi2등의 실리사이드막 혹은 폴리사이드막이라도 좋다. 그리고, SiO2막(15)을 덮도록 하여 p형 베이스층(13) 및 n+에미터층(14)에 대응하는 칩표면 중앙부에는 A1, Ti/ A1, A1-Si등의 에미터전극(17)이 형성되고, 또 칩이면측의 p+확산층(12)에는 Ti/ A1, W, 혹은Mo등의 콜렉터전극(18)이 형성되어 있다. 더욱이, 게이트전극(16), 에미터전극(17) 및 콜렉터전극(18)에는 각각 게이트단자(16A), 에미터단자(17) 및 콜렉터단자(18A)가 접속되어 있다.
이와 같이 구성되는 본 실시예의 IGBT칩은 게이트전극(16)에 바이어스전압이 인가되고, 이 바이어스전압이 임계치레벨을 넘었을 때에 p형 베이스층(13)에 전계가 발생되며, 그 결과 p형 베이스층(13)의 표면에 채널이 유기되는 것이다. 더욱이, 콜렉터를 부로 하고 에미터를 정으로 한 역내압시에 있어서는 p+확산층(12)이 n-기판(11)에 대하여 부바이어스로 되며, n-기판(11)과 p+확산층(12)과의 사이에서 기생 다이오드가 역방향 접속된 상태로 된다. 이것에 의해 칩의 역내압이 향상한다.
제4도(a)∼(e)는 제3도에 나타낸 IGBT칩의 제조방밥을 나타낸 공정도이다. 우선, 제4도(a)에 나타낸 바와 같이 미리 준비된 두께 150∼450㎛, 불순물밀도 5×1012∼2×1014cm-3의 n-기판(11)의 표면 및 이면에 두께 400∼700nm의 SiO2박(15)을 연산화법등에 의해 성막하여 두고, 이어 제4도(b)에 나타낸 바와 같이 n-기판(11)의 측면 전체에 보론(B), 알루미늄(A1)혹은 갈륨(Ga)등의 불순물을 이용한 아이솔레이션확산법에 의해 불순물밀도 1×1017∼5×1018cm-3의p+확산층(12)을 형성한다. 이어 제4도(c)에 나타낸 바와 같이 n-기판(11)의 이면에 깊게, 예컨대 20㎛∼50㎛, 불순물밀도 2×1018∼2×1019cm-3의 보론등의 불순룰의 확산을 행하고, p형 애노드층(12)을 형성한 후, 먼저 확산용으로 이용한 SiO2막(15)을 제거하고, 새로이 게이트산화막으로 되는 50∼100nm의 SiO2막(15)을 열산화법등에 의해 n-기판(11)의 표면측에 형성하며, 그위에 두께350∼500nm의 폴리실리콘막(10)을 성막하고, 그 중앙부에 창을 형성하며, 그 창을 통하여 n-기판(11)의 표면측 안에 불순물 1×1015∼5×1017cm-3, 깊이 10∼30㎛로 보론등의 불순물의 확산을 행하여 p형 베이스층(13)을 형성한다. 다음에 제4도(d)에 나타낸 바와 같이 게이트전극(16)으로 되는 부분의 폴리실리콘층을 남기고, 두께 350 ∼500nm의 새로운 SiO2막(15)을 n-기판(11)의 표면상에 형성한후, p형 베이스층(13)상의SiO2막(15)의 중앙부분 근방에 두 개의 확산창을 형성한다. 그리고, 이 두 개의 확산창을 통하여 p형 베이스층(13) 안에 깊이 0.5∼5㎛, 불순물밀도 5×1018∼1×1021cm-3의 비소등의 불순물의 확산을 행하여 n+에미터층(14)을 형성한다. 소위 이중확산기술에 의해 p형 베이스층(13)내에 n+에미터층(14)를 형성하는 것이다. 그후, 제4도(e)에 나타낸 바와 같이 n-기판(11)의 표면상에 새로이 두께 350∼500nmSiO2막(15A)을 CVD법등에 의해 형성하고, 그리고 SiO2층(15A)중에 새로이 형성된 콘택트홀을 매개로 p형 베이스층(13) 및 N+에미터층(14)에 대응하는 n-기판(11)의 표면 중앙부상에 두께 0.5∼3㎛의 Al, Ti/ Al, Al-Si등의 금속에미터전극(17)을 형성하고, 또 칩 이면측의 p+확산층(12)에 Al, Ti/ Al, W, 혹은 Mo등의 콜렉터전극(18)을 형성하면, 제3도에 나타낸 구조의 IGBT칩을 얻을 수 있다. 제5도(a)∼(e)는 본 발명의 제1 또는 제2실시예에 이용하는 다른 구조의 IGBT칩의 제조방법을 나타낸 공정도이다. 제5도(a)∼(e)에 나타낸 IGBT칩은 역내압을 향상시키기 위해 아이솔레이션확산법을 이용한 경우의 다른 예를 나타내는 것이다. 우선, 불순물밀도 1×1018∼3×1018cm-3, 두께 150∼300㎛의 p+기판(21)상에 불순물밀도 5×1012cm-3∼2×1014cm-3, 두께 50∼150㎛ n-에피택셜층(22)을 제5도(a)에 나타내도록 형성한다. 다음에, 그 n-에피택셜층(22)의 표면상에 열산화법등에 의해 두께 400nm∼700nm의 SiO2막(23)을 성막하고, 제5도(b)에 나타낸 바와 같이 n-에피택셜층(22)의 측면 전체에 아이솔레이션확산법에 의해 p+확산층(24)을 형성한다. 그 후, 전술한 제4도(c)와 마찬가지의 방법을 이용하여 두께 50∼100nm의 게이트산화막을 형성하고, 그 위에 폴리실리콘막(30)을 CVD법등에 의해 형성하며, 제5도(c)에 나타낸 바와 같이 n-에피택셜층(22)내에 p형 베이스층(25)을 형성함과 동시에 제5도(d)에 나타내는 바와 같이 그 p형 베이스층(25)내에 n+에미터층(26)을 형성하고, 더욱이 두께 350∼500nm의 SiO2막(23A)을 n-에피셜층(22)상에 CVD법등에 의해 형성한다. 그리고, SiO2막(23A)중의 콘택트홀을 매개로 에미터전극(28)을 형성하고, 또 칩 이면측의 p+기판(21)에 콜렉터전극(29)을 형성하면, 제5도(e)에 나타낸 구조의 IGBT칩을 얻을 수 있다.
또, 역내압을 향상시키기 위해서는, 상기 제4도(a)∼(e) 및 제5도(a)~(e)에 나타낸 아이솔레이션확산법을 이용하여 제조하는 외에, 예컨대 이하에 나타낸 바와 같이 유리 패시베이션법을 이용하여 IGBT칩을 제조해도 된다. 즉, 제6도(a)~(e)는 본 발명의 제1 또는 재2실시예에서 이용하는 또 다른 구조의 IGBT칩의제조방법을 나타낸 공정도이다. 우선 제6도(a)에 나타낸 바와 같이 미리 준비된 불순물밀도 3×1012~1×1014cm-3, 두께 250~600㎛의 n-기판(31)의 이면측에 제6도(b)에 나타내도록 확산 깊이 30~50㎛의 p+형 애노드층(32)을 형성함과 동시에 n-기판(31)의 표면측에 제4도(c), 제5도(c)와 마찬가지의 방법으로, SiO2막(33) 및 폴리실리콘층(37)을 성막하여 상기 n-기판(31)내에 p형 베이스층(34)을 형성함과 동시에 그 p형 베이스층(34)내에 n+에미터층(35)을 형성하고, 더욱이 SiO2막(33)중에 폴리실리콘층으로 이루어진 게이트전극(37)을 제6도(b)에 나타내도록 형성한다. 그 후, n-기판(31)의 표면 및 이면측에 새로이 SiO2막(33)을CVD법등을 이용하여 성막한 후, n-기판(31)의 표면측 및 이면측의 주변부에 대하여 그 측면중앙부분을 남기는 것과 같은 형태로 제6도(c)에 나타낸 바와 같은 에칭처리를 실시한다. 더욱이, 제6도(d)에 나타낸 바와 같이 에칭된 n-기판(31)의 표면측 및 이면측의 경사측면부에 대하여 유리 패시베이션법을 이용하여 유리층(36)을 피착한다. 그리고, n-기판(31)의 표면측의 유리층(36) 및 이면측의 유리층(36)을 피착한다. 그리고, n-기판(31)의 표면측의 유리층(36) 및 이면측의 유리층(36)상에 SiO2막(33A)를 성막한다. 그후 n-기판(31)의 표면측에 에미터전극(38)을 형성하고, 또 칩면적의 p+애노드층(32)에 콜렉트전극(39)을 형성하면, 제6도(e)에 나타낸 구조의 IGBT칩을 얻을 수 있다. 더욱이, 유리 패시메이션 대신에 SIPOS(Semi Insulating Poly-Silicon)이나 SinSiN(Semi Insulating Silicon Nitride)등을 이용해도 된다.
제1도 및 제2도에 나타낸 본 발명의 제1 및 제2실시예에 나타낸 쌍방향성 반도체스위치는 알루미나(Al203)나 질화알루미(A1N)등의 세라믹기판이나 절연 금속기판(Insulsated Substrate)등 혹은 각종 리드프레임의 위에, 제3도, 제4도(e), 제5도(e) 및 제6도(e)에 나타낸 IGBT(1, 2)나 게이트제어회로(5, 6)등의 구성요소를 납땜등에 의해 실장하고, 소위 파워 모듈(Power Module)이나 파워 하이므리드IC(Hybrid Integrated Circuit)등의 패키지로 하면 좋다.
그와 같은 패키지의 일례로서, 제7도에 본 발명의 제3실시예를 나타낸다.
제7도(b)는 제7도(a)의 I - I 선에 따픈 모식단면도이다. IGBT(1, 2)는 리드프레임(4, 3)상에 각각 마운트되어 있다. 포토다이오드 어레이(5a, 6a)와 저항(5b, 6b)이 집적화된 반도체칩(651)이 리드프레임(902)상에 마운트되어 있다. GaAsLED 혹은 GaAs/ AlGaAs헤테로 접합(LED)등의 발광소자(7)가 리드프레임(8)에 마운트되어 있다. LED의 다른 쪽의 전극은 리드프레임(9)에 접속된 본딩 와이어(937)에 접속되어 있다. LED(7)와 포토다이오드 어레이(5a, 6a)의 집적화된 반도체칩(651)은 투명고무 또는 겔상태의 실리콘수지(901)로 몰드되고, LED(7)의 빛이 몰드패키지(991)와의 경계면에서 반사되어 유효하게 포토다이오드 어레이(5a, 6a)에 달하게 되어 있다. 포토다이오드 어레이(5a)의 캐소드 본딩패드(527)와 IGBT(1)의 에미터본딩패드(177)와는 본딩와이어(932)로, 애노드본딩패드(528)와 게이트본딩패드(168)와는 본딩화이어(931)로 접속되어 있다. 또 포토다이오드 어레이(6a)의 캐소드본딩패드(517), 애노드본딩패드(518)는 각각 IGBT(2)의 에미터본딩패드(179), 게이트본딩패드(169)에, 본딩와이어(934, 933)로 접속되어 있다. IGBT(1)의 에미터와 IGBT(2)의 콜렉터가 접속되어 있다. 또, IGBT(2)의 에미터본디패드(178)와 리드프임(4)이 본딩와이어(935)로 접속되며, IGBT(2)의 에미터와 IGBT(1)의 콜렉터가 접속되어 있다. 본딩와이어(931~936)는 예컨대 100~650㎛φ 의 A1선 또는 Au선등을 이용하면 된다.
제8도(a)는 본 발명의 제3실시예에서 이용한 포토다이오드 어레이(5a, 6a)를 집적화한 반도체칩(651)의 단면도이고, 제8도(b)는 그 등가회로를 나타낸다. 소위 절연분리(DI : Dielectric Isolation)에 의해 n형 캐소드영역(514, 524), p형 애노드영역(512, 522)로 이루어진 포토다이오드를 분리한 구조의 포토다이오드 어레이의 모식적인 단면도이다. 제8도(a)에서 포토다이오드 어레이(6a)는 n형 캐소드영역(514), p형 애노드영역(512)으로 이루어진 포토다이오드로 구성되고, 포토다이오드 어레이(5a)는 n형 캐소드영역(524), p형 애노드영역(522)으로 이루어진 포토다이오드로 구성되어 있다. 각 포토다이오드는 산화막(15)상에 형성된 A1배선(536)에서 서로 접속되고 있다. 또, A1배선(537)은 제7도(a)에 나타낸 포토다이오드 어레이(6a)의 캐소드본딩패드(517)에 접속되고, A1배선(538)은 애노드본딩패드(518)에 접속되어 있다. 마찬가지로 A1배선(547,548)은 제7도(a)에 나타낸 포토다이오드 어에이(5a)의 패소드본딩패드(527), 애노드본딩패드(528)에 각각 접속되어 있다. 제8도(a)에 있어서 반도체기판(651)은 p형이라도 n형이라도 좋다. 각 포토다이오드는 산화막(615) 및 폴리실리콘(616)으로 분리되어 있다. 제8도(a)의 구조는 예컨대 실리콘직접접합(SDB : Silicon Direct Bonding)법등을 이용하여 실리콘기판(651)과 캐소드영역으로 되는 n층(514, 524)사이에 산화막(615)을 싸고 있는 SOI웨이퍼를 이용하여 제조하면 좋다. 즉, 이 SOI웨이퍼의 n층(514, 524)의 표면으로부터 산화막(615)에 달하는 홈을 RIE법이나 ECR이온에칭법등 혹은 KOH등을 이용한 웨트에칭법등을 에칭에 의해 형성하며, 그표면에 다시 0.5~2㎛의 산화막을 열산화등의 수법에 의해 형성하고, 더욱이 그 산화막의 표면에 홈을 메우도록 폴리실리콘(616)을 감압(CVD)법등에 의해 퇴적하면 제8도(a)의 정연분리영역을 형성할 수 있고, 이폴리실리콘(616)의퇴적후, 표면에 이 생겨 포토리소그래피상에서 문제로 되는 경우에는 SOI웨이퍼의 표면에 凹凸이 생겨 포토리소그래피상에서 문제로 되는 경우에는 SOI웨이퍼의 표면을 폴리싱하고, 제8도(a)에 나타낸 바와 같이 n층(514, 524)의 표면과 폴리실리콘(616)의 표면과 동일 평면으로 되도록 하고 나서, p형 애노드층(512,522)의 확산공정등을 행하면 된다. 제8도(a)의 각 포토다이오드 어레이(5a, 6a)는 각 3개의 포토다이오드로 구성된 경우를 나타내고 있지만, 이것은 도시하는 형편상의 일례이고, 포토다이오드의 수는 IGBT의 특성에 맞추어 선정하면 된다. 예컨대 실리콘포토다이오드를 16개 직렬접속하면 약 8V의 케이트제어전압을 얻을 수 있다. 더욱이, 저항(5b, 6b)은 제8도(a)에서는 도시를 생략하고 있지만, 폴리실리콘층을 이용한 저항체, 혹은 n형 실리콘중에 p형 실리콘을 확산한 저항체등을 반도체칩(651)상에 형성하면 좋다.
제9도(a)는 본 발명의 제4실시예에 따른 쌍방향성 반도체스위치의 평면도이고, 제9도(b)는 그 모식단면도이다. 본 발명의 제3실시예와 다른 점은 포토다이오드 어레이(6a)가 반도체칩(652)상에 형성되고, 포토다이오드 어레이(5a)가 반도체칩(653)상에 형성되어 있는 점이다. 따라서, 반도체칩(652)은 리드프레임(904)상에, 반도체칩(653)은 리드프레임(903)상에 형성되어 있다. 반도체칩(652,653), LED(7)가 투명고무 또는 겔상태의 실리콘수지(901)로 몰드되고, LED(7)의 빛이 포토다이오드 어레이(5a, 6a)에 유효하게 조사되도록 구성되어 있는 점등은 본 발명의 제3실시예와 마찬가지이므로 설명을 생략한다.
제10도(a)는 본 발명의 제5실시예에 따른 쌍방향성 반도체스위치의 평면도 이고, 제10도(b)는 그 단면도로서, LED를 2개 이용하여 IGBT를 구동하고 있다. 즉, 본 발명의 제5실시예에 있어서는 포토다이오드 어레이(6a)가 형성된 반도체칩(652)이 LED(71)에 의해 조사되고, 포토다이오드 어레이(5a)가 형성된 반도체칩(653)이 LED(72)에 의해 조사되도록 구성되어 있다. LED(71)는 리드프레임(8)상에 마운트되고, LED(72)는 리드프레임(908)상에 형성되어 있다. 본 발명의 제5실시예에 있어서는 IGBT(1) 및 IGBT(2)의 게이트를 독립으로 제어하는 것도, 동시에 제어하는 것도 가능하여, 회로응용상의 범용성이 증대된다.
제11도(a)는 본 발명의 제6실시예에 따른 쌍방향성 반도체스위치의 평면도이고, 제11도(b)는 그 모식단면도이다. 본 발명의 제6실시예에 있어서는 LED(7)와 포토다이오드 어레이(5a, 6a)가 집적화된 반도체칩(651)은 투명고무 또는 겔상태의 실리콘수지(901)중에서 대향하도록 배치되어 LED(7)의 빛은 직접 포토다이오드 어레이(5a, 6a)에 입사하므로 고효율이다. 따라서, LED의 출력 및 LED에 입력되는 파워는 적어도 된다. LED(7)는 리드프레임(9)에 마운트되고, 이 리드프레임에 대향하도록 베치된 리드프레임(905)에 포토다이오드 어레이(5a, 6a)등이 집적화된 반도체칩(651)이 마운트되어 있다.
제12도는 본 발명의 제7실시예에 관한 것으로, 쌍방향성 반도체스위치를 구성하는 IGBT(1, 2)를 동일 칩상에 집적화한 소위 원칩 쌍방향성 반도체스위치의 단면 구조의 일부를 나타낸다. 제13도는 제12도의 구조의 1유니트에 대응하는 등가회로를 나타낸 도면으로, n채널 IGBT(91)와 p채널 IGBT(92)가 병렬 접속되어 각각 게이트제어회로(95,96)에 의해 단자(3-4)간의 교류가 제어되는 것을 나타낸다. 제12도에 있어서 n+에미터층(14), p형 베이스층(13), i층(211), p+애노드층(12)에 의해 n채널IGBT(91)가 구성되고, p+에미터층(141), n형 베이스층(231), i층(211), n+애노드층(221)에 의해 p채널 IGBT(92)가 구성되어 있다. n채널 IGBT(91)와 p채널 IGBT(92)의 공통베이스영역으로 되는 I층(211)은 불순물밀도 1×1011∼2×1013cm-3정도의 p--층 또는 n--층이라도 좋다. 이 영역은 주입된 전자 또는 정공이 고전계에서 가속되어 소위 드리프트 주행하는 영역이므로 n--층, p--층, i층의 어느것이라도 마찬가지 동작으로 된다. 즉, n--층, p--층, i층은 거의 완전하게 공핍화한 영역으로서 두면 된다. p형 베이스층(13)의 표면의 일부에는 게이트산화막을 매개로 폴리실리콘 게이트전극(16)이 n채널IGBT(91)의 게이트전극으로서 형성되고, N형 베이스층(231)의 표면의 일부에는 게이트산화막을 매개로 폴리실리콘게이트전극(161)이 p채널IGBT(92)의 게이트전극으로서 형성되어 있다. 평면도를 생략하고 있지만, 폴리실리콘게이트 전극(16)과 폴리실리콘게이트전극(161)과는서로 독립으로 되도록 평면패턴을 가지고 있으며, 각각 게이트제어회로(95, 96)에 의해 구동된다. 게이트전극(16, 161)은 폴리실리콘 대신에 W, Mo, Ti, Co등의 고융점금속 또는 이들의 실리사이드, 즉 WSi2, TiSi2, CoSi2등 혹은 더욱이 폴리실리콘과의 복합막인 폴리사이드라도 좋다. 각 IGBT(91, 92)는 공통의 에미터전극(171), 콜렉터전극(181)을 가지고 있다. 제13도의 등가회로로부터 분명히 알 수 있는 바와 같이, 단자(4)로부터 단자(3)방향으로 전류가 흐를 때는 n채널 IGBT가 전류를 흘리고, 단자(4)로부터 단자(3)방향으로 전류가 흐를 때는 p채널 IGBT가 전류를 흘리게 된다. 이것은 등가회로상의 논쟁이며, 실제로는 p+애노드층(12)와 n+애노드층(221)과는 소위 콜렉터쇼트구조로서 동작하므로 조금 더 복잡한 동작으로 된다. 즉, n채널 IGBT(91)의 턴오프에는 i층(211)의 p+애노드층(12)의 근방에 축적된 전자가 n+애노드층(2210을 매개로 추출되고, IGBT(92)의 턴온시에는 I층(221)의 n+애노드층(221)dml 근방에 측적된 정공이 p+애노드층(12)을 매개로 추출되는 것과 같은 동작으로 된다. 따라서 턴오프시테일전류가 적은 고속스위칭이 가능하게 된다. 제21도(d)등에 나타낸 IGBT 구조의 경우는, p+애노드층(132)의 전면에 축적된 전자는 n-베이스층(131)중의 정공과 재결합하여 소멸할 때까지 테일전류가 흐르기 때문에 고속턴오프는 할 수 없다.
또한, 제12도에서p+애노드층(12) 상호간의 피치를 전자의 확산길이 Lo=(Dnτn)1/2의 2배 정도 이하, n+애노드층(221)상호의 피치를 정공의 확산길이 Lp=(Dpτp)1/2의 2배 정도로 하는 것이 바람직하다. 여기에서 Dn. Dp는 각각 전자 및 정공의 확산계수, τn.τp는 각각 전자 및 정공의 라이프타임이다. 또한, 제12도는 본 발명의 제7도의 실시예의 원칩쌍방향성 반도체스위치의 단면도의 일부를 나타낸 도면으로, 실제로는 n채널 IGBT(91), p채널 IGBT(92)로 되는 유니트가 다수병렬접속된 소위 멀티채널구조로 되어 있고, 예컨대 p형 베이스층(13)과 n형 베이스층(231)과는 i층(211)의 표면에 서로 반복하여 배치되어 있다. 이와 같이 멀티채널구조로 하는 것에 의해 대전류를 제어할 수 있게 된다. 병렬접속하는 유니트의 수는 원하는 전류에 따라 선택하면 되는 것은 물론이며, 경우에 따라서는 유니트의 수는 1이라도 된다.
제14도는 본 발명의 제8실시예에 관한 것으로 , 제12도에 나타낸 원칩쌍방향성 반도체칩을 LED로 구동하는 경우의 등가회로이다. 즉, 제12도의 게이트전극(16)에 접속되는 게이트제어회로를 포토다이오드 어레이(85a)와 저항(85b)로 구성하고, 게이트전극(161)에 접속된는 게이트제어회로를 포토다이오드 어레이(86a)와 저항(86b)로 구성하고 있다. 더욱이, 포토다이오드 어레이(85a, 86b)와 광결합된 LED(7; 발광다이오드)가 입력단자(8, 9)의 사이에 접속되어 있다. 이러한 구성의 반도체스위치에 의하면 LED(7)의 입력단자(8, 9)간에 전류를 흐르게 하면, LED(7)가 발광하고, 포토다이오드 어레이(85a, 86a)에 서로 빛을 조사하면, 포토다이오드 어레이(85a, 86a)가 서고 광기전력을 발생시킨다. 이전압에의해 IGBT(91, 92)의 각 게이트전극이 서로 바이어스되어, 출력단자(3, 4)간이 상기 제3실시예와 마찬가지로 온상태로 된다. 또, 포토다이오드 어레이(85a, 86a)에 동시에 빛을 조사하여 IGBT(91, 92)를 동시에 온 상태로 해도 좋다. 이와 같이 본 발명의 제8실시예에서는 제2~제6실시예와 마찬가지로 입력측과 출력측이 광결합되어 있는 것만으로 전기적으로 절연되어 있기 때문에 게이트제어회로에 있어서 전력손실은 거의 없고, 극히 교환효율이 높은 교류 . 직류겸용의 반도체스위치가 실현된다.
또한, 제13도에 있어서 게이트제어회로(95, 96), 제14도에 있어서 포토다이오드 어레이(85a, 86a), 저항(85b, 86b)등도 동일 칩상에 집적화하여, 소위 스마트파워IC(SMART POWER IC)로 해도 되고, 또 게이트제어회로(95, 96)등은 별개로 세라믹기판이나 각종의 리드프레임상등에 실장하여 하이브리드IC등으로 해도 된다. 어떤 구조로 하는 가는 제어하는 전력이나 제조비용에 따라 적절하게 선택하면 된다. 하이브드IC의 경우에는 제14도에 나타낸 LED(7)회로도 조립하면 좋은 것은 물론이다.
제15도는 본 발명의 제9실시예에 관한 것으로, 소위 래터럴IGBT(LIGBT: Lateral IGBT)로 원칩쌍방향성 반도체스위치를 구성한 경우의 모식적 단면도이다. 제15도는 n채널 LIGBT에서 제1도, 혹은 제2도의 등가회로에 나타낸 구조를 실현한 것이다. 즉, P기판(129)상에 형성된 각LIGBT의 n-베이스층(11)이 p+확산영역(128)에 의해 상호 pn접합분리되어 있다. 즉 LIGBT(1), LIGBT(2)는 각각 n+에미터층(14), p형 베이스층(13), n-베이스층(11), p+애노드층(12), 에미터전극(17), 콜렉터전극(18), 게이트전극(16)에 의해 구성되고, LIGBT(1)의 에미터전극(17)과 LIGBT(2)의 콜렉터전극(18)이 함께 단자(4)에 접속되며, LIGBT(1)의 콜렉터전극(18)과 LIGBT(2)의 에미터전극(17)이 단자(3)에 접속되어 있다. 도시는 생략하고 있지만, LIGBT(1)의 게이트전극(16)은 게이트제어회로(5)에, LIGBT(2)의 게이트전극(16)은 게이트제어회로(6)에 접속되어 있다. 이들 게이트제어회로(5, 6)도 동일 칩상에 집적화하여 SMART POWER IC로 하는가, 외측부착으로 한 하이브리드IC로 하는가는 취급하는전력, 응용분야, 제조비용등에 따라 선택하면 된다.
제15도 구성의 원칩쌍방향성 반도체스위치에 의하면, 게이트제어회로((5, 6)에 의해 LIGBT(1, 2)가 각각 구동되어, 출력단자(3)로부터 출력단자(5)의 방향으로 전류가 흐를 때에는 LIGBT(1)가 전류를 흘리고, 역으로 출력단자(4)로부터 출력단자(3)의 방향으로 전류가 흐를 때에는 LIGBT(2)가 전류를 흘리기 때문에, 교류전류를 제어할 수 있다. 본 발명의 제9실시예에서는 역병렬접속한 n채널LIGBT로 구성하고 있기 때문에 온전압을 낮게 억제할 수 있으며, 동일 칩면적의 각MOSFET 및 각 IGBT로 구성한 경우에서 비교하면 제어전류가 증대하고, 도통손실이 감소한다. 또, 교환효율이 향상된다. 더욱이 LIGBT(1)를 n채널 IGBT로서, LIGBT(2)를 p채널 IGBT로서 제13도, 혹은 제14도의 회로구성으로 해도 좋은 것은 물론이다.
제16도는 본 발명의 제10실시예에 관한 것으로, 소위 절연분리(DI; Dielectric Isolation)에 의해 LIGBT(1)와 LIGBT(2)를 상호 분리하여 원칩쌍방향성 반도체스위치를 구성한 경우의 모식적 단면도이다. 제16도에 있어서 반도체기판(629)은 p형이라도 n형이라도 된다. 각 LIGBT(1, 2)는 산화막(615) 및 폴리실리콘(616)으로 분리되어 있는 점을 빼면 본 발명의 제9실시예와 마찬가지의 구조이다.
제16도의 구조는 SDB법등을 이용하여 제작된 기판(629)과 n-층(11)사이에 산화막(615)을 에워싼 구조의SOI웨이퍼를 이용하여 제조하면 된다. 즉, 이 웨이퍼의 n-층(11)의 표면으로부터 산화막(615)에 달하는 홈을 RIE나 ECR이 온에칭 혹은 KOH를 이용한 이방성에칭등의 에칭법에 의해 형성하고, 0.5∼2㎛의 산화막을 열산화법등의 수법에 의해 형성하고, 더욱이 그산화막의 표면에 홈을 메우도록 폴리실리콘(616)을 감압CVD법등에 의해 퇴적하면 제16도의 절연분리영역을 형성할 수 있다. 이 폴리실리콘(616)의 퇴적후, 표면에 凹凸 이 생겨 포토리소그래피상에서 문제로 되는 경우에는 SOI웨이퍼의 표면을 폴리싱하고, 제16도에 나타내는 바와 같이n-층(11)의 표면과, 폴리실리콘(616)의 표면이 통일 평면으로 되도록 하고 나서, LIGBT의 p형 베이스층(13)의 확산공정등을 행하면 된다.
재16도에서는 LIGBT(1)의 에미터전극(17)과 LIGBT(2)의 콜렉트전극(18)이 함께 단자(4)에 접속되고, LIGBT(1)의 콜렉터전극(18)과 LIGBT(2)의 에미터전극(17)이 접속되어 있다. 도시는 생략하고 있지만, LIGBT(1)의 게이트전극(16)은 게이트제어회로(5)에, LIGBT(2)의 게이트전극(16)은 게이트제어회로(6)에 접속되어 있다. 또 제2도에 나타내는 바와 같이 포토다이오드 어레이(5a, 5b)로 게이트제어회로를 구성해도 된다. 이들 게이트제어회로(5, 6), 포토다이오드 어레이(5a, 5b)등도 동일 칩상에 집적화하여 SMART POWER IC로 하는가, 외부부착으로 한 하이브리드IC, 혹은 제9도~제11도에 나타내는 바와 같은 수지모드로 하는가는 취급 전력, 응용분야, 제조비용등에 따라 선택하면 된다.
제16도 구성의 원칩쌍방향성 반도체스위치에 의하면, 게이트제어회로(5, 6)에 의해 LIGBT(1, 2)가 각각 구동되어 출력단자(3)로부터 출력단자(4)의 방향으로 전류가 흐를 때에는 LIGBT(1)가 전류를 흘리고, 역으로 출력단자(4)로부터 출력단자(3)의 방향으로 전류가 흐를 때에는 LIGBT(2)가 전류를 흘리기 때문에, 교류전류를 제어할 수 있다. 본 발명의 제10실시예에서는 역병렬 접속한 n채널 LIGBT로 구성하고 있기 때문에 온전압을 낮게 억제할 수 있으며, 동일 칩면적의 각 MOSFET 및 각 IGBT로 구성한 경우에서 비교하면 제어전류가 증대하고 도통손실이 감소한다. 또, 변환효율이 향상된다. 더욱이, LIGBT(1)를 n채널 IGBT(1), lIGBT(2)를 p채널 IGBT로서 제13도, 혹은 제14도의 회로구성으로 해도 좋은 것은 물론이다.
제17도는 본 발명의 제11실시예에 따른 따른 원칩 쌍방향성 반도체스위치의 모식단면도이다. 제17도에 있어서 n+에미터층(14), p형 베이스층(13), n-기판(11), p애노드층(332)에 의해 제1n채널 IGBT가 구성되고, n+에미터층(142, p형 베이스층(332), n-기판(11), p애노드층(13)에 의해 독립동작으로 되는 제2n채널 IGBT(2)가 구성되어 있다. 즉, 제1IGBT(1)의 p형 베이스층(13)과 제2IGBT(2)의 p애노드층(13)과는 공통 영역이고, 제1IGBT(1)의 p애노드층(332)과 제2IGBT(2)의 p형 베이스층(332)과는 공통 영역으로서 형성최어 있다. n-기판(11)의 표면의 p형 베이스층(332)의 표면의 일부에는 게이트 산화막을 매개로 폴리실리콘게이트전극(16)이 제1n채널 IGBT의 게이트전극으로서 형성되고, n-기판(11)의 이면측의 p형 베이스층(332)의 표면의 일부에는 게이트산화막을 매개로 폴리실리콘게이트전극(162)이 제2채널 IGBT(2)의 게이트전극 으로서 형성되어 있다. 평면도를 생략하고 있지만, 폴리실리콘게이트전극(16)과 폴리실리콘게이트전극(162)과는 각각 게이트제어회로(5, 6)에 의해 구동된다. 게이트전극(16, 162)은 폴리실리콘 대신에 W Mo, Ti, Co등의 고융 점금속 또는 실리사이드, 즉 WSi2, TiSi2, CoSi2등 혹은 더욱이 폴리실리콘과의 복합막인 폴리사이드이어도 된다. 제1IGBT(1)의 n+에미터층(14)과 제2IGBT(2)의 p애노드층(13)과는 공통의 금속전극(172)에 접속되고, 제1IGBT(1)의 p애노드층(332)와 제2IGBT(2)의 n+애미터층(142)과는 공통의 금속전극(182)에 접속되어 있다. 즉, 제17도에 나타내어진 본 발명의 제11실시예 구조의 등가회로는 제1도는 또는 제2도와 동일하며, 단자(3)로부터 단자(4)방향으로 전류가 흐를 때는 제1n채널 IGBT(1)가 전류를 흘리고, 단자(4)로부터 단자(3)방향으로 전류가 흐를 때는 제2의 n채널 IGBT(2)가 전류를 흘리게 된다.
제18도는 본 발명의 제12실시예에 따른 원칩 쌍방향성 반도체스위치의 모식단면도이다. 제17도에 나타낸 구조에서는 제1IGBT(1)의 p형 베이스층(13)과 제2IGBT(2)의 애노드층(13)이 공통 영역으로 되어 있기 때문에, p애노드층(13)의 불순물밀도를 너무 높게 하는 것은 바람직하지 않으며, 불순물밀도는 5×1016∼1×1018cm-3정도로 선택된다. 이 이상 고농도로 하면 p형 베이스층(13)에 형성되는 nMOSFET의 임계치가 너무 높게 되지만, 이것은 제2IGBT(2)의 p애노드층(13)으로부터의 정공의 주입효율이 저하하게 된다. 마찬가지로 제1IGBT(2)의 p노드층(332)의 불순물밀도도 그다지 높게 할 수 없기 때문에, p애노드층(332)으로부터의 정공의 주입효율도 저하하게 되고, 전도도 변조가 불충분하여 온저항을 충분히 떨어뜨릴 수 없게 된다.
제22도는 본 발명의 제11실시예에 있어서 이들의 결점을 개선하기 위한 것으로, 제1IGBT(1)의 p+애노드츠응 p+영역(334)에서 형성하고, 제2IGBT(2)의 p+애노드층을 p+영역(333)에서 형성한 점이 특징이다. 기본적인 동작은 제1실시예와 마찬가지이며, 설명은 생략하지만, 본 발명의 제12실시예에 의하면 p+애노드층(333, 334)로부터의 정공의 주입효율이 증대하기 때문에, n-기판(11)에 있어서 전도도 변조가 크게 되고, 그 결과 온저항이 절감된다. 따라서, 도통손실이 작은 쌍방향성 스위치를 실현할 수 있다.
제19도는 본 발명의 제13실시예에 관관 것으로, 소위 LIGBT에서 원칩쌍방향성서 반도체스위치를 구성한 경우의 모식적 단면도이다. p기판(129)상에 에피택셜성장등에 의해 형성된 각 LIGBT의 n-베이스층(11)으로 되는 n-층이 각각 p+확산영역(128)에 의해 상호 pn접합분리된 멀티채널구조의 1유니트분을 나타내고 있다. 즉, LIGBT(1)는 n+에미터층(14), p형 베이스층(13), n-베이스층(11), p애노드층(332), 에미터전극(172), 콜렉터전극(182), 게이트전극(16)에 의해 구성되어, LIGBT(2)가 n+에미터층(142), p형 베이스층(332), n-베이스층(11), p애노드층(13), 에미터전극(182), 콜렉터전극(172), 게이트전극(162)에 의해 구성되어 있다. 제17도와 마찬가지로LIGBT(1)의 p형 베이스증(13)과 LIGBT(2)의 p애노드층(13)이 공통영역으로 되고, LIGBT(2)의 p애노드층(332)과 LIGBT(2)의 p형 베이스층(332)이 공통영역으로 되어 있다. 또, LIGBT(1)의 에미터전극과 LIGBT(2)의 콜렉터전극은 공통의 금속전극(172)으로 되어 단자(4)에 접속되며, LIGBT(1)의 콜렉터전극과 LIGBT(2)의 에미터전극은 공통의 금속전극(182)로 되어 단자(3)에 접속되어 있다. 단자(4)와 게이트전극(16)과의 사이에는 게이트제어회로(5)가, 단자(3)와 게이트전극(162)과의 사이에는 게이트제어회로(6)가 접속되어 있다.
제19도의 구성의 원칩쌍방향성 반도체스위치에 의하면, 게이트제어회로(5, 6)에 의해 LIGBT(1, 2)가 각각 구동되어, 출력단자(3)로부터 출력단자(4)의 방향으로 전류가 흐를 때에는 LIGBT(1)가 전류를 흘리고, 역으로 출력단자(4)로부터 출력단자(3)의 방향으로 전류가 흐를 때에는 LIGBT(2)가 전류를 흘리기 때문에, 교류전류를 제어할 수 있다.
본 발명의 제13실시예에서는 역병렬 접속한 n채널 LIGBT로 구성하고 있기 때문에 온전압을 낮게 억제할 수 있으며, 동일 칩면적의 각 MOSFET 및 각 IGBT에서 구성한 경우에서 비교하면, 제어전류가 증대하고, 도통손실이 감소한다.
또, 변환효율이 향상된다. 또 본 발명의 제13실시예의 구조는 본 발명의 제11및 제12실시예와 비교하여 양면의 마스크일치 공정등을 불필요로 하므로, 제조가 용이하고 생산성이 높아지게 된다. 더욱이, 제18도와 마찬가지로 p형 베이스층(13, 332)중에 n+에미터층(14, 142)과 접속시켜 p+애노드층(333, 334)을 형성하면, p+애노드층으로부터의 정공의 주입효율이 개선되어 온저항이 절감된다.
특히, 본 발명의 제1∼제13실시예의 IGBT는 n버퍼부착IGBT, 콜렉터쇼트형IGBT, 쇼트키드레인콘택드IGBT등 다른 IGBT라고 좋고, 더욱이 IGBT 이외의 EST(Emitter Swiched Thyristor), BRT(Base Resistance Controlled Thyristor), MCSITH(MOS Controiled Thyristor), MCT(MOS Controlled Thristor)등의 다른 절연게이트형 반도체장치에 적용할 수 있는 것은 물론이다.
더욱이 본 발명의 제1∼제6실시예, 제9∼제13실시예에서는 n채널형 IGBT에 대하여 주로 설명했지만, 도전형을 역으로 하여 p채널형으로 해도 좋은 것은 물론이다. 또, Si디바이스에 한정할 필요는 없고, Sic로 쌍방향성 반도체스 위치를 구성하면, 특히 600°L이상에서의 고온에서도 고효율로, 교류, 직류가 함께 스위치가능한 파워디바이스가 실현된다. 또 GaAs-GaAlAs헤테로접합에 의한 절연게이트구조의 화합물반도체장치나 InP의 표면에 형성한 SiO2막에 의한 MOS형 화합물반도체장치등 다른 절연게이트형 반도체장치에 적용할 수 있는 것은 물론이다. 본 발명의 쌍방향성 반도체스위치는 프로그래머블콘트롤러나 전화회선용등 각종의 고효율스위로서 간편하게 이용할 수가 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 역병렬접속된 2개의 IGBT등의 절연게이트형 반도체장치를 설치하고, 이 각 절연게이트형 반도체장치의 게이트를 가각 전위적으로 독립된 게이트제어회로에서 바이어스했기 때문에, 저온 전압에서 교류, 직류 양쪽의 전류제어를 행할 수 있다.
또 본 발명에 의하면, 게이트제어회로를 발광소자가 발광한 빛에 의해 광기전력을 발생시키는 포토다이오드 어레이로서 구성하고 있기 때문에, 보다 낮은 온전압에서 교류, 직류 양쪽의 전류제어를 행할 수 있다. 즉 본 발명에 의하면, 입력측과 출력측이 광결합되어 있는 것만으로 전기적으로는 절연되어 있기 때문에, 파워계(주전력계)의 노이즈와 게이트제어회로계의 노이즈가 분리되어 있으므로, 안정한 스위치동작이 가능하게 된다. 더욱이, 게이트제어회로에 있어서 전력손실은 거의 없고 극히 교환효율이 높은 교류·직류겸용의 반도체스위치가 실현된다.
더욱이, 본 발명에 의하면 IGBT등의 절연게이트형 반도체장치를 아이솔레이션확산법 또는 유리패시베이션법에 의해 형성하기 때문에, 역 저지내압이 높아지고, 직류, 교류전류의 양쪽을 낮은 온전압이면서 고내압에서 제어가능하며, 게다가 저비용의 반도체장치를 실현할 수 있다.

Claims (27)

  1. 제1주전극과, 제2주전극, 제1 및 제2주전극 사이에 위치한 제1게이트 절연막 및, 제1게이트 절연막상에 형성된 제1게이트전극을 갖춘 제1절연게이트형 반도체장치와; 이 제1절연게이트형 반도체장치의 제2주전극에 접속된 제1주전극과, 상기 제1절연게이트형 반도체장치의 제1주전극에 접속된 제2주전극, 제2절연게이트형 반도체장치의 제1 및 제2주전극 사이에 위치한 제2게이트 절연막 및, 제2게이트 절연막상에 형성된 제2게이트전극을 갖춘 제2절연게이트형 반도체장치; 상기 제1절연게이트형 반도체장치의 제1 및 제2주전극 사이에 흐르는 전류를 용량적으로 제어하기 위해 제1게이트전극에 접속된 제1게이트제어회로 및; 상기 제2절연게이트형 반도체장치의 제1 및 제2주전극 사이에 흐르는 전류를 용량적으로 제어하기 위해 제2게이트전극에 접속된 제2게이트제어회로를 구비하여 구성된 것을 특징으로 하는 쌍방향 반도체스위치.
  2. 제1항에 있어서, 상기 제1 및 제2절연게이트형 반도체장치가 각각 제1IGBT 및 제 2IGBT인 것을 특징으로 하는 쌍방향 반도체스위치.
  3. 제1에미터층과, 제1에미터층상 및 제1베이스층사의 제1에미터전극, 제1베이스층상의 제1게이트절연막, 제1게이트절연막사의 제1게이트전극, 제1애노드층 및, 제1애노드층상의 제1애노드전극을 갖춘 제1IGBT와; 제2에미터층과, 제1애노드층에 접속된 제2에미터층상의 제2에미터전극, 제2베이스층, 제2베이스층상의 제2게이트절연막, 제2게이트절연막상의 제2게이트전극, 제2애노드층 및, 제1에미터전극에 접속된 제2애노드층상의 제2애노드전극을 갖춘 제2IGBT; 제1에미터전극과 제1게이트전극 사이에 접속된 제1게이트제어회로 및; 제2에미터전극과 제2게이트전극 사이에 접속된 제2게이트제어회로를 구비하여 구성되고; 제1 및 제2IGBT가 동일 도전형의 에미터층과 동일 도전형이 베이스층으로 구성된 것을 특징으로 하는 쌍방향 반도체스위치.
  4. 제1에미터전극과, 제1게이트전극 및, 제1애노드전극을 갖춘 n채널 IGBT와; 제1에미터전극에 접속된 제2에미터전극과, 제2게이트전극 및, 제1애노드전극에 접속된 제2애노드전극을 갖춘 p채널 IGBT; 제1게이트제어회로 및; 제2게이트제어회로가 구비하여 구성되고; 상기 제1게이트제어회로가 제1에미터전극과 제1게이트전극 사이에 접속되고, 제2게이트제어회로가 제2에미터전극과 제2게이트전극 사이에 접속되는 것을 특징으로 하는 쌍방향 반도체스위치.
  5. 제1항에 있어서, 상기 제1 및 제2게이트제어회로가 제1 및 제2게이트제어회로로부터 전기적으로 분리된 발광소자로부터 발광된 광에 응답하여 제1 및 제2게이트전극에 광전력을 제공하기 위한 광구동제어회로인 것을 특징으로 하는 쌍방향 반도체스위치.
  6. 제5항에 있어서, 상기 제1 및 제2게이트제어회로는 각각 적어도 포토다이오드 어레이를 포함하는 것을 특징으로 하는 쌍방향 반도체스위치.
  7. 제1에미터와, 제1게이트 및, 제1애노드전극을 갖춘 제1IGBT와; 제1애노드전극에 접속된 제2에미터와, 제2게이트전극 및, 제1에미터전극에 접속된 제2애노드전극을 갖춘 제2IGBT; 제1게이트전극에 접속된 제1게이트제어회로 및; 제2게이트전극에 접속된 제2게이트제어회로를 구비하여 구성되고; 제1 및 제2IGBT가 동일 반도체기판상에 집적되는 것을 특징으로 하는 쌍방향 반도체스위치.
  8. 제1에미터와, 제1게이트 및, 제1애노드전극을 갖춘 제1IGBT와; 제1애노드전극에 접속된 제2에미터와, 제2게이트전극 및, 제1에미터전극에 접속된 제2애노드전극을 갖춘 제2IGBT; 제1게이트전극에 접속된 제1게이트제어회로 및; 제2게이트전극에 접속된 제2게이트제어회로를 구비하여 구성되고; 제1 및 제2IGBT와, 제1 및 제2게이트제어회로가 단일 세라믹기판 또는 단일 반절연성 금소기판에 실장되어 있는 것을 특징으로 하는 쌍방향 반도체스위치.
  9. 제1에미터와, 제1게이트 및, 제1애노드전극을 갖춘 제1IGBT와; 제1애노드전극에 접속된 제2에미터와, 제2게이트전극 및, 제1에미터전극에 접속된 제2애노드전극을 갖춘 제2IGBT; 제1게이트전극에 접속된 제1게이트제어회로 및; 제2게이트전극에 접속된 제2게이트제어회로를 구비하여 구성되고; 제1IGBT가 제1리드프레임상에, 제2IGBT가 제2리드프레임상에, 제1 및 제2게이트제어회로가 제3리드프레임상에 탑재되고, 제1, 제2, 제3리드프레임이 단일 패키지를 형성하도록 수지로 패키지되는 것을 특징으로 하는 쌍방향 반도체스위치.
  10. 제9항에 있어서, 제4리드프레임상에 마운틴된 발광소자를 더 구비하여 구성되고, 상기 제1 및 제2게이트제어회로가 발광소자로부터의 광에 의해 조사되어지는 각 포토다이오드 어레이를 포함하고, 제1, 제2, 제3, 제4리드프레임이 단일패키지를 형성하도록 수지로 패키지되는 것을 특징으로 하는 쌍방향 반도체스위치.
  11. 제10항에 있어서, 발광소자와 포토다이오드 어레이가 투명고무 또는 겔형상의 실리콘수지로 패키지 되는 것을 특징으로 하는 쌍방향 반도체스위치.
  12. 제11항에 있어서, 발광소자와 상기 포토다이오드 어레이가 대향하여 배치되고, 발광소자로부터의 광이 직접 포토다이오드 어레이를 조사하는 것을 특징으로 하는 쌍방향 반도체스위치.
  13. 제1에미터와, 제1게이트 및, 제1애노드전극을 갖춘 제1IGBT와; 제1애노드전극에 접속된 제2에미터와, 제2게이트전극 및, 제1에미터전극에 접속된 제2애노드전극을 갖춘 제2IGBT; 제1게이트전극에 접속된 제1게이트제어회로 및; 제2게이트전극에 접속된 제2게이트제어회로를 구비하여 구성되고; 제1IGBT가 제1리드프레임상에, 제2IGBT가 제2리드프레임상에, 상기 제1게이트제어회로가 제4리드프레임상에 상기 제2게이트제어회로가 제4리드프레임상에 탑재되고, 제1, 제2, 제3, 제4리드프레임이 단일 패키지를 형성하도록 수지로 패키지 되는 것을 특징으로 하는 쌍방향 반도체스위치.
  14. 제13항에 있어서, 제5리드프레임상에 마운틴된 발광소자를 더 구비하여 구성되고, 상기 제1 및 제2게이트제어회로가 발광소자로부터의 광에 의해 조사되어지는 각 포토다이오드 어레이를 포함하고, 제1 내지 제5리드프레임이 단일 패키지를 형성하도록 수지로 패키지되는 것을 특징으로 하는 쌍방향 반도체스위치.
  15. 제14항에 있어서, 발광소자와 포토다이오드 어레이가 투명고무 또는 겔형상의 실리콘수지로 패키지되어 있는 것을 특징으로 하는 쌍방향 반도체스위치.
  16. 제14항에 있어서, 제6리드프레임상에 마운트된 제2발광소자를 더 구비하여 구성되고, 발광소자와 상기 제1게이트제어회로가 제1투명고무 또는 겔형상의 실리콘 수지로 패키지되고, 제2발광소자와 상기 제2게이트제어회로가 제2투명고무 또는 겔형상의 실리콘수지로 패키지 되며, 제1 및 제2투명고무 또는 겔형상의 실리콘수지가 동일 패키지에 제 1 내지 제6리드프레임을 수용하도록 다른 수지로 패키지되는 것으 특징으로 하는 쌍방향 반도체스위치.
  17. 제3항에 있어서, 제1 및 제2IGBT가 반도체기관상에 집적된 래터럴 IGBT(LIGBT)인 것을 특징으로 하는 쌍방향 반도체스위치.
  18. 제4항에 있어서, n채널 IGBT가 적어도 높은 특정 저항 반도체 기판의 표면상에 형성된 p형 베이스층과, p형 베이스층의 내부에 형성된 n+에 미터층, p형 베이스층의 일부상에 형성된 게이트절연막상에 형성된 게이트전극 및, 반도체기판의 바닥 표면상에 형성된 p+형 애노드층으로 구성되고, p채널 IGBT가 적어도 반도체기판의 상부 표면상에 형성된 n형 베이스층과, n형 베이스층의 내부에 형성된 p+형 에미터층, n형 베이스층의 일부상에 형성된 게이트절연막상에 형성된 게이트전극 및, 반도체기판의 바닥 표면상에 형성된 n+형 애노드층으로 구성된 것을 특징으로 하는 쌍방향 반도체스위치.
  19. 제18항에 있어서, 다수의 p+형 애노드층이 2Ln(여기서, Ln은 전자 확산길이) 보다 더 작은 L을 갖추고사 L의 간격으로 반도체기판의 바닥 표면을 따라 일정하게 배열되어 있는 것을 특징으로 하는 반도체장치.
  20. 제1에미터와, 제1게이트 및, 제1애노드전극을 갖추고, 제1반도체칩상에 형성된 제1IGBT와; 제1애노드전극에 접속된 제2에미터와, 제2게이트전극 및, 제1에미터전극에 접속된 제2애노드전극을 갖추고, 제2반도체칩상에 형성된 제2IGBT; 제1게이트전극에 접속된 제1게이트제어회로 및; 제2게이트전극에 접속된 제2게이트제어회로를 구비하여 구성되고; 제1 및 제2반도체칩의 각 측이 고불순물농도의 확산층으로 덮여지는 것을 특징으로 하는 쌍방향 반도체스위치.
  21. 제1에미터와, 제1게이트 및, 제1애노드전극을 갖추고, 제1반도체칩상에 형성된 제1IGBT와; 제1애노드전극에 접속된 제2에미터와, 제2게이트전극 및, 제1에미터전극에 접속된 제2애노드전극을 갖추고, 제2반도체칩상에 형성된 제2IGBT;제1게이트전극에 접속된 제1게이트제어회로 및; 제2게이트전극에 접속된 제2게이트제어회로를 구비하여 구성되고; 제1 및 제2반도체칩의 상부 및 바닥 표면이 주변이 에칭에 의해 경사지워지고, 경사지워진 표면이 유리층으로 덮여지는 것을 특징으로 하는 쌍방향 반도체스위치.
  22. 제1도전형의 반도체기판과; 이 반도체기판의 제1주표면상에 형성된 제2도전형의 제1반도체영역 및, 이 제1반도체영역의 내부에 형성된 제1도전형의 제1에미터영역;상기 반도체기판의 제1주표면과는 반대측의 제2주표면상에 형성된 제2도전형의 제2반도체영역 및, 이 제2반도체영역의 내부에 형성된 제1도전형의 제2에미터영역; 상기 제1반도체영역의 표면상에 형성된 게이트산화막상에 형성된 제1게이트전극; 상기 제2반도체영역의 표면상에 형성된 게이트산화막상에 형성된 제2게이트전극; 상기 제1반도체영역 및 제1에미터영역에 전기적으로 접속되는 제1주전극영역; 상기 제2반도체영역 및 제2에미터영역에 전기적으로 접속되는 제2주전극영역; 상기 제1주전극영역과 상기 제1게이트전극 사이에 전기적으로 접속된 제1게이트제어회로 및; 상기 제2주전극영역과 제2게트전극 사이에 전기저으로 접속된 제2게이트 제어회로를 구비하여 구성된 것을 특징으로 하는 쌍방향 반도체스위치.
  23. 제22항에 있어서, 상기 제2반도체영역에 인접하여 형성되고, 불순물농도가 상기 제2반도체영역 보다 더 높은 제2도전형의 제1애노드영역과; 상기 제1반도체영역에 인접하여 형성되고, 불순물농도가 상기 제1반도체영역 보다 더 높은 제2도전형의 제2애노드영역을 더 구비하여 구성된 것을 특징으로 하는 쌍방향 반도체스위치.
  24. 제1도전형 반도체기판상에 형성된 제2도전형의 제1반도체영역과; 이 제1반도체영역의 표면상에 형성된 제1도전형의 제2 및 제3반도체영역; 이 제2 및 제3반도체영역의 각각의 내부에 형성된 제2도전형의 제1 및 제2에미터 영역; 상기 제2 및 제3반도체영역의 표면상에 각각 형성된 게이트산화막상에 형성된 제1 및 제2게이트전극; 상기 제2반도체 영역 및 제1에미터영역에 전기적으로 접속되는 제1주전극영역; 상기 제3반도체 영역 및 제2에미터영역에 전기적으로 접속되는 제2주전극영역; 상기 제1주전극영역과 상기 제1게이트전극 사이에 전기적으로 접속된 제1게이트제어회로 및; 상기 제2주전극영역과 상기 제2게이트전극 사이에 전기적으로 접속된 제2게이트제어회로를 구비하여 구성된 것을 특징으로 하는 쌍방향 반도체스위치.
  25. 제22항에 있어서, 상기 제1 및 제2게이트제어회로가 발광소자로부터 발광된 광에 의해 구동되는 것을 특징으로 하는 쌍방향 반도체스위치.
  26. 제24항에 있어서, 상기 제1 및 제2게이트제어회로가 발광소자로부터 발광된 광에 의해 구동되는 것을 특징으로 하는 쌍방향 반도체스위치.
  27. 제25항에 있어서, 상기 제1 및 제2게이트제어회로가 각각 적어도 포토다이오드 어레이를 포함하는 것을 특징으로 하는 쌍방향 반도체스위치.
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