KR100201952B1 - Reset control apparatus for lit system - Google Patents
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Abstract
본 발명은 호스트로부터 입력받는 각 모듈의 리셋특성이 서로 다른 것을 리셋 지연로직을 이용하여 리셋 기간을 프로그램한후 각 모듈의 특성에 맞게 리셋신호를 인가할 수 있도록 한 엘아이티(LIT : Low Interactivity Terminal)시스템의 리셋제어장치에 관한 것으로, 종래의 LIT시스템 리셋장치는 CPU(4)에서 출력되는 시스템리셋신호를 입력받는 각각의 입출력모듈사이에서 필요로 하는 리셋시간이 서로다르게 되는 데, 어떤 모듈은 500나노초의 리셋기간이 필요하게 되고 다른 장치는 500마이크로초의 리셋기간이 필요로 하기 때문에 CPU(4)에서 출력된 시스템리셋신호가 각 모듈에 연결된 버퍼(2B-2G)를 통해 버퍼링되어 각 모듈에 인가되므로서 특성이 서로 다른 모듈에서는 오동작이 발생하는 문제점이 있었다.According to the present invention, a low interactivity terminal (LIT) enables the reset signal to be applied according to the characteristics of each module after programming the reset period by using the reset delay logic. A reset control device of a system, and a conventional LIT system reset device has a different reset time required between input / output modules that receive a system reset signal output from a CPU (4). Since the reset period of 500 nanoseconds is required and the other device requires a reset period of 500 microseconds, the system reset signal output from the CPU 4 is buffered through the buffer (2B-2G) connected to each module and There was a problem that a malfunction occurs in a module having different characteristics as applied.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 리셋IC에서 출력된 시스템리셋신호를 CPU에서 입력받아 각 모듈에 인가 할 때 사기 CPU에서 출력된 시스템리셋신호를 시스템리셋제어로직부에서 입력받아 이를 각 모듈사이의 타이밍특성에 맞게 보장하여 각 모듈에 인가하여 시스템의 오동작을 방지하도록 한 것으로 리셋조절장치에 적용한다.In order to solve the conventional problems, the present invention receives the system reset signal output from the reset IC from the CPU and applies it to each module, and receives the system reset signal output from the fraudulent CPU from the system reset control logic. It is applied to reset control device to prevent malfunction of system by applying to each module by guaranteeing according to timing characteristics between modules.
Description
본 발명은 호스트로부터 입력받는 각 모듈의 리셋특성이 서로 다른 것을 리셋 지연로직을 이용하여 리셋 기간을 프로그램한후 각 모듈의 특성에 맞게 리셋신호를 인가할 수 있도록 한 엘아이티(LIT : Low Interactivity Terminal)시스템의 리셋제어장치에 관한 것이다.According to the present invention, a low interactivity terminal (LIT) enables the reset signal to be applied according to the characteristics of each module after programming the reset period by using the reset delay logic. The reset control device of the system.
종래 LIT시스템의 리셋장치는 도 1에 도시된 바와 같이, 리셋스위치(SW)의 온,오프에 의해 시스템리셋신호를 출력하는 리셋IC(1)와, 상기 리셋IC(1)에서 출력된 시스템리셋신호를 증폭하여 출력하는 버퍼(2)(2A)와, 상기 버퍼(2)(2A)에서 출력된 시스템제어 리셋신호를 입력받아 시스템을 제어하는 시스템제어부(3)와, 상기 버퍼(2)(2A)에서 출력된 시스템리셋신호를 입력받아 각 모듈에 시스템리셋신호를 출력하는 CPU(4)와, 상기 CPU(4)에서 출력된 시스템리셋신호를 입력받아 각모듈에 시스템리셋신호를 인가하는 버퍼부(2B-2G)로 구성된 것이다.As shown in FIG. 1, a reset device of a conventional LIT system includes a reset IC 1 for outputting a system reset signal by turning on and off a reset switch SW, and a system reset output from the reset IC 1. A buffer (2) (2A) for amplifying and outputting a signal, a system controller (3) for receiving a system control reset signal output from the buffer (2) (2A) and controlling the system, and the buffer (2) ( CPU 4 which receives the system reset signal output from 2A) and outputs a system reset signal to each module, and a buffer that receives the system reset signal output from the CPU 4 and applies a system reset signal to each module. It consists of parts (2B-2G).
이와 같이 구성된 종래 LIT시스템 리셋장치는 도 1에 도시된 바와 같이, 먼저, 리셋스위치(SW)에 의해 리셋IC(1)에서 도 2의 (가)와 같이 시스템리셋신호가 출력되면 버퍼(2)(2A)는 시스템리셋신호를 버퍼링하여 CPU(4)와 시스템제어부(3)에 도 2의 (나)(다)와 같이 인가한다.In the conventional LIT system reset device configured as described above, as shown in FIG. 1, first, when a system reset signal is output from the reset IC 1 as shown in FIG. 2A buffers the system reset signal and applies it to the CPU 4 and the system controller 3 as shown in FIG.
이때, 시스템제어부(3)는 버퍼(2)(2A)에서 출력된 시스템리셋신호를 입력받아 상기 CPU(4)에서 필요로 하는 제어신호를 CPU(4)가 초기화되지 전에 공급해야 하므로서 CPU(4)보다 리셋동작이 완료된다.At this time, the system controller 3 receives the system reset signal output from the buffers 2 and 2A and supplies the control signal required by the CPU 4 before the CPU 4 is initialized. The reset operation is completed.
따라서, 시스템제어부(3)의 리셋동작이 완료되었으면 상기 CPU(4)는 버퍼(2)(2A)에서 출력된 시스템리셋신호를 각 모듈에 필요한 리셋신호를 출력하게 되는데 상기 CPU(4)에서 출력된 시스템리셋신호는 각 모듈에 연결된 버퍼(2B-2G)에 입력되어 각 모듈에서 필요로 하는 리셋신호를 공급하게 된다.(도 3 참고)Therefore, when the reset operation of the system control unit 3 is completed, the CPU 4 outputs a system reset signal output from the buffers 2 and 2A to each module, and the CPU 4 outputs a reset signal. The system reset signal is input to a buffer (2B-2G) connected to each module to supply the reset signal required by each module (see FIG. 3).
도면에서, T1은 시스템리셋신호가 CPU와 시스템제어부에 입력되는 시스템어서트(ASSERT)지연시간.In the figure, T1 is a system assert delay time for which a system reset signal is input to the CPU and the system control unit.
T2는 시스템리셋신호가 CPU와 시스템제어부에 입력되는 시스템니게이트(NEGATE)지연시간.T2 is the system delay time when the system reset signal is input to the CPU and the system controller.
T3은 CPU에 시스템리셋신호가 입력되어 어서트된후 CPU에서 출력되는 시스템리셋신호의 어서트지연시간.T3 is the assert delay time of the system reset signal output from the CPU after the system reset signal is input to the CPU.
T4는 CPU에 시스템리셋신호가 입력되어 니게이트된후 CPU에서 출력되는 시스템리셋신호의 니게이트지연시간.T4 is the delay time of the system reset signal output from the CPU after the system reset signal is input to the CPU and negated.
T5는 CPU에서 시스템리셋신호가 출력되어 어서트된후 모듈에 인가되는 시스템리셋신호의 어서트지연시간.T5 is the assert delay time of the system reset signal applied to the module after the system reset signal is output from the CPU and asserted.
T6은 CPU에서 시스템리셋신호가 출력되어 니게이트된후 모듈에 인가되는 시스템리셋신호의 니게이트지연시간 이다.T6 is the delay time of the system reset signal applied to the module after the system reset signal is output from the CPU and negated.
그러나 종래의 LIT시스템 리셋장치는 CPU(4)에서 출력되는 시스템리셋신호를 입력받는 각각의 입출력모듈사이에서 필요로 하는 리셋시간이 서로다르게 된다.However, in the conventional LIT system reset apparatus, the reset time required between the input / output modules receiving the system reset signal output from the CPU 4 is different.
즉, 어떤 장치는 500나노초의 리셋기간이 필요하게 되고 다른 장치는 500마이크로초의 리셋기간이 필요하게 되는데 CPU(4)에서 출력된 시스템리셋신호가 각 모듈에 연결된 버퍼(2B-2G)를 통해 버퍼링되어 각 모듈에 인가되므로서 특성이 서로 다른 모듈에서 오동작이 발생하는 문제점이 있었다.That is, some devices need a reset period of 500 nanoseconds, while others require a reset period of 500 microseconds. The system reset signal output from the CPU 4 is buffered through a buffer (2B-2G) connected to each module. There was a problem that a malfunction occurs in a module having different characteristics as it is applied to each module.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 리셋IC에서 출력된 시스템리셋신호를 CPU에서 입력받아 각 모듈에 인가 할 때 상기 CPU에서 출력된 시스템리셋신호를 시스템리셋제어 로직부에서 입력받아 이를 각 모듈사이의 타이밍특성에 맞게 보장하여 각 모듈에 인가시키므로서 시스템의 오동작을 방지하도록 한 것으로서 첨부된 도면에 의하여 본 발명의 구성 및 작용효과를 설명하면 다음과 같다.In order to solve the conventional problems, the present invention receives a system reset signal output from a reset IC from a CPU and applies it to each module, and receives a system reset signal output from the CPU from a system reset control logic. The configuration and operation of the present invention will be described with reference to the accompanying drawings as to prevent the malfunction of the system by applying to each module to ensure the timing characteristics between modules as follows.
도 1은 종래 LIT시스템 리셋구조를 보인 블록도.1 is a block diagram showing a conventional LIT system reset structure.
도 2의 (가)-(다)는 종래 LIT시스템 리셋의 각부 파형도.2 (a)-(c) are each waveform diagrams of a conventional LIT system reset.
도 3의 (가)-(라)는 종래 LIT시스템 모듈의 리셋타이밍.3 (a)-(d) are reset timings of a conventional LIT system module.
도 4는 본 발명 LIT시스템 리셋제어장치의 구조를 보인 블록도.Figure 4 is a block diagram showing the structure of the LIT system reset control device of the present invention.
도 5은 본 발명 LIT시스템 리셋제어 로직구조를 보인 블럭도.Fig. 5 is a block diagram showing the LIT system reset control logic structure of the present invention.
도 6의 (가)-(다)는 본 발명 의 각부 파형도.6A to 6C are each waveform diagrams of the present invention.
도 7의 (가)-(라)는 본 발명 LIT시스템 모듈의 리셋타이밍.7A to 7D are reset timings of the LIT system module of the present invention.
먼저, 본 발명 LIT시스템리셋 제어장치는 도 4에 도시된 바와 같이, 리셋스위치(SW1)의 온,오프에 의해 시스템리셋신호를 출력하는 리셋IC(11)와, 상기 리셋IC(11)에서 출력된 시스템리셋신호를 증폭하여 출력하는 버퍼(12)(12A)와, 버퍼(12)(12A)에서 버퍼링출력된 신호를 입력받아 시스템제어부(14)와 CPU(15)에 입력되는 리셋신호의 조정시간차를 프로그램하여 출력하는 제1 시스템리셋제어로직부(13)와, 상기 제1 시스템리셋제어로직부(13)에서 출력된 신호를 입력받아 CPU(15)보다 먼저 리셋동작을 완료하는 시스템제어부(14)와, 상기 제1 시스템리셋조절로직부(13)에서 출력된 시스템리셋신호를 입력받아 각 모듈의 특성에 맞게 출력하는 CPU(15)와, 상기 CPU(15)에서 출력된 시스템리셋신호를 입력받아 리셋신호를 필요로 하는 각 모듈의 특성에 따라 리셋기간을 프로그램하여 안정된 리셋신호를 각 모듈에 인가하는 제2 시스템리셋제어로직부(16)로 구성된 것이다.First, the LIT system reset control apparatus of the present invention, as shown in Figure 4, the reset IC 11 for outputting a system reset signal by the on and off of the reset switch (SW1), and the output from the reset IC (11) Adjustment of the reset signals inputted to the system control unit 14 and the CPU 15 by receiving the buffers 12 and 12A and the buffered output signals from the buffers 12 and 12A for amplifying and outputting the system reset signals. A first system reset control logic unit 13 for programming and outputting a time difference, and a system control unit receiving a signal output from the first system reset control logic unit 13 and completing a reset operation before the CPU 15; 14) and a CPU 15 for receiving a system reset signal output from the first system reset control logic unit 13 and outputting the system reset signal according to the characteristics of each module, and a system reset signal output from the CPU 15. The reset period is programmed according to the characteristics of each module that needs to receive the reset signal. To be composed of hollow weave portion 16 is a stable reset signal to a second reset control system to be applied to each module.
한편, 제2 시스템리셋제어로직부(16)는 도 5에 도시된 바와 같이, CPU(15)에서 출력된 시스템리셋신호와 시스템클록신호를 입력받아 각각의 모듈에 프로그램된 리셋신호를 출력하는 각각의 모듈에 연결된 플립플롭(16-1)(16-2)(16-3)과, 상기 플립플롭(16-1)(16-2)(16-3)에서 각 모듈에 리셋신호가 출력될 때 각 모듈의 특성에 맞게 리셋기간을 제어하기 위해 플립플롭(16-1)(16-2)(16-3)에서 출력되는 신호가 크리어되도록 카운트하는 프로그램머블카운트부(17)로 구성된 것이다.Meanwhile, as shown in FIG. 5, the second system reset control logic unit 16 receives a system reset signal and a system clock signal output from the CPU 15 and outputs a reset signal programmed to each module. The flip-flops 16-1, 16-2 and 16-3 connected to the modules of < RTI ID = 0.0 > and < / RTI > the reset signals are output to the respective modules from the flip-flops 16-1, 16-2 and 16-3. In order to control the reset period according to the characteristics of each module, the programmable count unit 17 counts the signals output from the flip-flops 16-1, 16-2, and 16-3 to be cleared.
이와같이 구성된 본 발명의 작용효과는 도 4와 도 5에 도시된 바와 같이, 사용자가 리셋스위치(SW1)를 작동시켜 리셋IC(11)에서 도 6의 (가)와 같이 시스템리셋신호를 출력시키면 버퍼(12)(12A)는 리셋IC(11)에서 출력된 시스템리셋신호를 버퍼링하여 제1 시스템리셋제어로직부(13)에 인가하게 된다.As illustrated in FIGS. 4 and 5, when the user operates the reset switch SW1 to output a system reset signal from the reset IC 11 as shown in FIG. (12) 12A buffers the system reset signal outputted from the reset IC 11 and applies it to the first system reset control logic unit 13.
이때, 제1 시스템리셋제어로직부(13)는 버퍼(12)(12A)에서 출력된 시스템리셋신호를 입력받아 각 모듈의 특성에 맞게 리셋기간을 프로그램하여 도 6의 (나)(다)와 같이 CPU(15)와 시스템제어부(14)에 인가한다.At this time, the first system reset control logic unit 13 receives the system reset signal outputted from the buffers 12 and 12A and programs a reset period in accordance with the characteristics of each module, so that Similarly, it is applied to the CPU 15 and the system control unit 14.
따라서, CPU(15)는 제1 시스템리셋제어로직부(13)에서 출력된 시스템리셋신호를 입력받아 이를 다시 제2 시스템리셋제어로직부(16)에 인가하므로서 리셋신호를 필요로 하는 각 모듈의 특성에 따라 리셋기간을 프로그램하여 안정된 리셋신호가 각 모듈에 인가된다.Accordingly, the CPU 15 receives the system reset signal output from the first system reset control logic unit 13 and applies the system reset signal to the second system reset control logic unit 16 so as to provide a reset signal for each module. According to the characteristics, a reset period is programmed so that a stable reset signal is applied to each module.
즉, 리셋IC(11)에서 시스템리셋신호가 출력되면 제1 시스템리셋제어로직부(13)는 시스템리셋신호를 입력받아 CPU(15)에 인가되는 리셋신호와 시스템제어부(14)에 인가되는 리셋신호의 조정시간차를 프로그램하여 상기 CPU(15)에 인가되는 시간차가 시스템제어부(14)에 인가되는 리셋신호의 조정시간차보다 크도록 하여 시스템제어부(14)의 리셋동작이 CPU(15)보다 먼저 완료되게 한다.That is, when the system reset signal is output from the reset IC 11, the first system reset control logic unit 13 receives the system reset signal, and the reset signal applied to the CPU 15 and the reset applied to the system controller 14. The adjustment time difference of the signal is programmed so that the time difference applied to the CPU 15 is greater than the adjustment time difference of the reset signal applied to the system controller 14, so that the reset operation of the system controller 14 is completed before the CPU 15. To be.
이와 같이, 시스템제어부(14)의 리셋동작이 CPU(15)보다 먼저 완료되었으면 상기 CPU(15)는 제1 시스템리셋제어로직부(13)에서 출력된 리셋신호를 입력받아 각 모듈의 특성에 맞게 리셋신호를 제2 시스템리셋제어로직부(16)에 인가하게 되면 상기 제2 시스템리셋제어로직부(16)는 CPU(15)에서 출력된 리셋신호를 입력받는 각 모듈들의 리셋요구가 서로 다르기 때문에 각 시스템 모듈이 필요로 하는 리셋신호가 적절한 기간을 갖도록 프로그램하여 출력하게 된다.(도 7참고)As such, when the reset operation of the system control unit 14 is completed before the CPU 15, the CPU 15 receives the reset signal output from the first system reset control logic unit 13 to match the characteristics of each module. When the reset signal is applied to the second system reset control logic unit 16, the second system reset control logic unit 16 has different reset requirements for modules receiving the reset signal output from the CPU 15. The reset signal required by each system module is programmed and outputted to have an appropriate period (see Fig. 7).
이때, 서로 다른 다수개의 리셋을 필요로 하는 모듈이 있을 경우 제2 시스템리셋제어로직부(16)에서는 다수개의 모듈에 맞는 리셋신호를 출력하게 된다.In this case, when there are modules requiring a plurality of different resets, the second system reset control logic unit 16 outputs reset signals suitable for a plurality of modules.
즉, 도 5에 도시된 바와 같이, CPU(15)에서 리셋신호가 출력되면 제2 시스템리셋제어로직부(16)내의 각 플립플롭(16-1)(16-2)(16-3)는 시스템리셋신호를 입력받으면서 동시에 입력된 시스템클록신호에 의해 프로그램된 리셋신호를 각 모듈에 출력하게 되는데, 상기 플립플롭(16-1)(16-2)(16-3)에서 입력된 시스템클록신호에 의해 프로그램된 리셋신호가 출력될 때 상기 프로그램머블카운트부(17)에서는 리셋신호가 클리어 되도록 카운트신호를 플립플롭(16-1)(16-2)(16-3)에 인가하므로서 각 모듈에 따라 특성이 다른 리셋신호가 출력될 때 프로그램머블카운트부(17)에서 출력된 카운트신호에 의해 플립플롭(16-1)(16-2)(16-3)에서 출력된 리셋신호를 클리어 되면서 서로 다른 리셋기간을 갖는 다수개의 리셋신호가 출력되므로서 특성이 다른 각 모듈이 정상적으로 동작하게 된다.That is, as shown in FIG. 5, when the reset signal is output from the CPU 15, each of the flip-flops 16-1, 16-2, and 16-3 in the second system reset control logic unit 16 is generated. While receiving the system reset signal, a reset signal programmed by the system clock signal input at the same time is output to each module. The system clock signal input from the flip-flops 16-1, 16-2, and 16-3. The programmable count unit 17 applies a count signal to the flip-flops 16-1, 16-2 and 16-3 so that the reset signal is cleared when the reset signal programmed by the Accordingly, when a reset signal having a different characteristic is output, the reset signals output from the flip-flops 16-1, 16-2, and 16-3 are cleared by the count signal output from the programmable counting unit 17, and then each other. A plurality of reset signals with different reset periods are output so that each module with different characteristics operates normally. .
도면에서, T7은 제1 시스템리셋제어로직부에서 출력된 리셋신호가 CPU에 입력되는 기간조절시간.In the figure, T7 is a period adjustment time during which a reset signal output from the first system reset control logic unit is input to the CPU.
T8은 제1 시스템리셋제어로직부에서 출력된 리셋신호가 시스템제어부에 입력되는 기간조절시간.T8 is a period adjustment time during which the reset signal output from the first system reset control logic unit is input to the system control unit.
T9는 제2 시스템리셋제어로직부에 의한 모듈1의 기간조절시간.T9 is the period adjustment time of module 1 by the second system reset control logic unit.
T10은 제2 시스템리셋제어로직부에 의한 모듈2의 기간조절시간 이다.T10 is the period adjustment time of module 2 by the second system reset control logic unit.
이상에서 설명한 바와 같이, 호스트에서 시스템리셋신호가 특성이 서로 다른 가 모듈에 인가될 때 리셋신호를 필요로 하는 각 모듈의 특성에 따라 리셋기간을 프로그램하여 출력시키므로서 안정된 리셋신호가 각 모듈에 인가되어 각 모듈이 정상적으로 동작하므로 제품의 신뢰성이 향상되는 효과가 있다.As described above, when the system reset signal from the host is applied to a module having different characteristics, a stable reset signal is applied to each module by programming and outputting a reset period according to the characteristics of each module requiring the reset signal. As each module operates normally, the reliability of the product is improved.
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