KR200360607Y1 - Weight generation circuit - Google Patents

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Abstract

가. 청구범위에 기재된 고안이 속하는 기술분야end. The technical field to which the invention described in the claims belongs

웨이트 발생회로.Weight generating circuit.

나. 고안이 해결하려고 하는 기술적 과제I. The technical problem that the invention is trying to solve

주변회로가 응답신호를 구비하지 않는 경우에, 설정된 시간동안 펄스를 상기 주변회로를 동작시키고자 하는 프로세서로 출력하여 상기 프로세서의 칩-셀렉트 신호의 활성화 시간을 연장시키는 회로의 제공.Providing a circuit for outputting a pulse to a processor for operating the peripheral circuit for a predetermined time, when the peripheral circuit does not have a response signal, to extend the activation time of the chip-select signal of the processor.

다. 고안의 해결 방법의 요지All. The point of solution of design

주변회로를 동작시키고자 하는 프로세서로부터 칩-셀렉트 신호를 입력받으면 펄스를 상기 프로세서와 상기 주변회로로 출력하며, 설정된 시간후에 상기 응답신호의 출력을 중지한다.When a chip-select signal is input from a processor to operate a peripheral circuit, a pulse is output to the processor and the peripheral circuit, and the output of the response signal is stopped after a predetermined time.

라. 고안의 중요한 용도la. Important uses of the devise

응답신호를 구비하지 않는 주변회로가 상기 주변회로를 동작시키고자 하는 프로세서의 동작속도보다 상대적으로 느릴 경우에도, 상기 주변회로는 상기 프로세서의 칩-셀렉트 신호를 안정적으로 인지할 수 있다.Even when a peripheral circuit having no response signal is relatively slower than an operation speed of a processor for operating the peripheral circuit, the peripheral circuit can stably recognize the chip-select signal of the processor.

Description

웨이트 발생 회로Weight generation circuit

본 고안은 웨이트 발생회로에 관한 것으로, 특히 프로세서의 칩-셀렉트 신호의 활성화 시간을 연장시키는 회로에 관한 것이다.The present invention relates to a weight generation circuit, and more particularly to a circuit for extending the activation time of the chip-select signal of the processor.

일반적으로 프로세서는 동작시키고자 하는 주변회로에게 칩-셀렉트 신호를 출력한다. 상기 주변회로가 응답신호(Acknowledgement)를 구비하면, 프로세서로부터 입력되는 칩-셀렉트 신호를 입력받은 후, 상기 주변회로는 프로세서로 응답신호를 출력한다. 그리고 프로세서는 응답신호를 입력받는다. 그러므로 프로세서는 상기 입력되는 응답신호의 활성화 시간을 인지하여 상기 칩-셀렉터 신호의 활성화 시간을 조절한다. 또한 프로세서는 상기 응답신호의 활성화가 끝난 후에도, 일정시간동안 상기 응답신호의 활성화 시간을 더 유지한다.In general, a processor outputs a chip-select signal to a peripheral circuit to be operated. If the peripheral circuit includes an acknowledgment signal, after receiving the chip-select signal input from the processor, the peripheral circuit outputs the response signal to the processor. The processor receives a response signal. Therefore, the processor recognizes the activation time of the input response signal and adjusts the activation time of the chip-selector signal. The processor further maintains the activation time of the response signal for a predetermined time even after the activation of the response signal is completed.

따라서 상기한 바와 같이, 주변회로가 응답신호를 구비하는 경우, 칩-셀렉트 신호를 발생한 프로세서는 상기 응답신호를 입력을 받는다. 따라서 프로세서는 상기 입력되는 응답신호의 활성화 시간을 인지하고 상기 칩-셀렉터 신호의 활성화 시간을 조절할 수 있다. 특히 상기 주변회로가 저속으로 동작할 때에도, 칩-셀렉트 신호를 발생한 프로세서는 상기 응답신호에 따라서 칩-셀렉트 신호의 활성화 시간을 조절할 수 있다. 따라서 상기 프로세서는 상기 저속으로 동작하는 주변회로를 안정적으로 동작시킬 수 있다.Therefore, as described above, when the peripheral circuit includes a response signal, the processor generating the chip-select signal receives the response signal. Therefore, the processor may recognize the activation time of the input response signal and adjust the activation time of the chip-selector signal. In particular, even when the peripheral circuit operates at a low speed, the processor generating the chip-select signal may adjust the activation time of the chip-select signal according to the response signal. Therefore, the processor can stably operate the peripheral circuit that operates at a low speed.

그런데 저속으로 동작하는 주변회로가 응답신호를 구비하지 않는 경우, 상기 주변회로는 프로세서의 칩-셀렉트 신호를 인지하지 못하는 경우가 발생한다. 즉, 칩-셀렉트 신호를 출력한 프로세서는 상기 주변회로로부터 응답신호를 입력받지 않는다. 따라서 상기 프로세서는 응답신호의 활성화 시간을 인지하지 못하기 때문에, 상기 칩-셀렉트 신호의 활성화 시간을 연장시키지 않는다. 따라서 주변회로의 동작 클럭이 칩-셀렉트 신호를 발생하는 프로세서보다 상대적으로 느린 경우에, 상기 주변회로는 입력되는 상기 칩-셀렉트 신호를 인지하지 못하는 경우가 발생한다.However, when the peripheral circuit operating at a low speed does not include the response signal, the peripheral circuit may not recognize the chip-select signal of the processor. That is, the processor that outputs the chip-select signal does not receive a response signal from the peripheral circuit. Therefore, since the processor does not recognize the activation time of the response signal, it does not extend the activation time of the chip-select signal. Therefore, when the operation clock of the peripheral circuit is relatively slower than the processor generating the chip-select signal, the peripheral circuit may not recognize the input chip-select signal.

종래에는 상기한 바와 같이, 동작시키고자 하는 주변회로가 응답신호를 구비하지 않는 경우에, 칩-셀렉트 신호를 발생하는 프로세서는 상기 응답신호를 입력받지 않았다. 따라서 주변회로의 동작 클럭이 칩-셀렉트 신호를 발생하는 프로세서보다 상대적으로 느린 경우에, 상기 주변회로는 상기 칩-셀렉트 신호를 인지하지 못하는 경우가 발생하였다.Conventionally, as described above, when the peripheral circuit to be operated does not have a response signal, the processor generating the chip-select signal has not received the response signal. Therefore, when the operation clock of the peripheral circuit is relatively slower than the processor generating the chip-select signal, the peripheral circuit may not recognize the chip-select signal.

따라서, 본 고안의 목적은 설정된 시간동안 펄스를 칩-셀렉트 신호를 발생한 프로세서로 출력하여 상기 프로세서가 상기 칩-셀렉트 신호의 활성화 시간을 연장시키는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit for outputting a pulse to a processor that generates a chip-select signal for a predetermined time so that the processor extends the activation time of the chip-select signal.

이러한 목적을 달성하기 위한 본 고안은 웨이트 발생 회로에 있어서, 주변회로를 동작시키고자 하는 프로세서로부터 칩-셀렉트 신호를 입력받으면 기설정된 시간후에 활성화된 신호를 출력하는 쉬프트 레지스터와, 상기 칩-셀렉트 신호를 입력받으면, 응답신호를 상기 프로세서와 상기 주변회로로 출력하다가, 상기 쉬프트 레지스터로부터 상기 기설정된 시간후에 상기 활성화된 신호를 입력받으면 상기 응답신호의 출력을 중지하는 제어로직으로 구성됨을 특징으로 한다.In order to achieve the above object, the present invention provides a weight register circuit comprising: a shift register configured to output an activated signal after a predetermined time when a chip select signal is input from a processor for operating a peripheral circuit, and the chip select signal; And a control logic outputting a response signal to the processor and the peripheral circuit, and stopping the output of the response signal upon receiving the activated signal from the shift register after the predetermined time.

도 1은 본 고안의 실시예에 따른 웨이트 발생회로의 블록도.1 is a block diagram of a weight generation circuit according to an embodiment of the present invention.

도 2는 본 고안의 실시예에 따른 웨이트 발생회로의 타이밍도.2 is a timing diagram of a weight generation circuit according to an embodiment of the present invention.

이하 본 고안의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 하기에서 본 고안을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, if it is determined that the detailed description of the related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 1은 본 고안의 실시예에 따른 웨이트 발생회로의 블록도이다.1 is a block diagram of a weight generation circuit according to an embodiment of the present invention.

주변회로(도시하지 않음)를 동작시키고자 하는 프로세서(도시하지 않음)는 자신의 클럭신호와 칩-셀렉트 신호를 웨이트 발생회로(100)로 출력한다. 그리고 웨이트 발생회로(100)는 응답신호를 상기 프로세서로 출력한다. 따라서 상기 프로세서는 상기 응답신호를 입력받으며 상기 칩-셀렉트 신호의 활성화 시간을 조절한다.A processor (not shown) for operating a peripheral circuit (not shown) outputs its clock signal and a chip-select signal to the weight generation circuit 100. The weight generation circuit 100 outputs a response signal to the processor. Therefore, the processor receives the response signal and adjusts the activation time of the chip-select signal.

쉬프터 레지스터(10)는 클럭(clk)단자를 통하여 상기 프로세서의 클럭신호를 입력받는다. 그리고 쉬프터 레지스터(10)는 QA 단자 내지 QB 단자를 구비한다. 또한 쉬프터 레지스터(10)는 리셋(clr) 단자를 통하여 신호를 입력받는다. 따라서 상기 리셋 단자를 통하여 낮은 레벨의 신호가 입력될시, 쉬프터 레지스터(10)는 상기 QA 단자 내지 QB 단자를 통하여 로우레벨의 신호를 출력한다. 그리고 쉬프터 레지스터(10)는 제어입력 단자 A 와 제어입력 단자 B를 통하여 전원전압을 입력받는다. 상기 리셋 단자를 통하여 높은 레벨의 신호가 입력될시, 쉬프터 레지스터(10)는 동작을 시작한다. 상기한 바와 같이 상기 제어입력 단자 A 와 제어입력 단자 B를 통하여 높은 레벨의 신호가 입력되고 있으므로, 쉬프터 레지스터(10)는 상기 클럭신호의 라이징 에지(Rising Edge)시마다, 상기 QA 단자부터 차례로 높은 레벨의 신호를 출력한다.The shifter register 10 receives a clock signal of the processor through a clock clk terminal. The shifter register 10 has QA terminals to QB terminals. In addition, the shifter register 10 receives a signal through a reset (clr) terminal. Therefore, when a low level signal is input through the reset terminal, the shifter register 10 outputs a low level signal through the QA terminal to the QB terminal. The shifter register 10 receives a power supply voltage through the control input terminal A and the control input terminal B. FIG. When a high level signal is input through the reset terminal, the shifter register 10 starts operation. As described above, since a high level signal is inputted through the control input terminal A and the control input terminal B, the shifter register 10 sequentially raises the high level from the QA terminal at each rising edge of the clock signal. Outputs the signal of.

상기 도 1의 회로의 동작을 설명하면, 상기 프로세서가 상기 칩-셀렉트 신호를 활성화 하지 않은 경우에, 상기 칩-셀렉트 신호의 레벨은 하이가 된다. 따라서 제 1 인버터(14)를 통과한 낮은 레벨의 신호가 상기 리셋 단자로 입력된다. 따라서 쉬프터 레지스터(10)는 상기 QA 단자 내지 QH 단자를 통하여 낮은레벨의 신호를 출력한다. 한편, 상기 제 1 인버터 신호를 통과한 낮은레벨의 신호는 노드 NA를 경유하여 엔드 게이트 제 2 입력단자로 입력된다. 따라서 이때의 출력신호인 상기 응답신호의 레벨은 로우가 된다.Referring to the operation of the circuit of FIG. 1, when the processor does not activate the chip-select signal, the level of the chip-select signal becomes high. Therefore, the low level signal passing through the first inverter 14 is input to the reset terminal. Therefore, the shifter register 10 outputs a low level signal through the QA terminal to the QH terminal. On the other hand, the low level signal passing through the first inverter signal is input to the end gate second input terminal via the node NA. Therefore, the level of the response signal which is the output signal at this time becomes low.

상기 프로세서가 상기 칩-셀렉트 신호를 활성화 하는 경우에, 상기 칩-셀렉트 신호의 레벨은 로우가 된다. 따라서 제 1 인버터(14)를 통과한 하이레벨의 신호가 엔드 게이트(16)의 제 2 입력단자로 입력된다. 따라서 상기 응답신호의 레벨은 하이가 된다. 따라서 웨이트 발생회로(100)는 상기 프로세서로부터 활성화된 칩-셀렉트 신호를 입력받으면, 하이레벨의 응답신호를 출력한다는 것을 알 수 있다.When the processor activates the chip-select signal, the level of the chip-select signal goes low. Therefore, the high level signal passing through the first inverter 14 is input to the second input terminal of the end gate 16. Therefore, the level of the response signal is high. Accordingly, it can be seen that the weight generation circuit 100 outputs a high level response signal when the chip-select signal activated by the processor is input.

한편, 상기 제 1 인버터를 통과한 높은 레벨의 신호는 상기 리셋 단자로 입력된다. 따라서 쉬프터 레지스터(10)는 동작을 시작한다. 상기한 바와 같이, 상기 제어입력 단자 A 와 상기 제어입력 단자 B 는 전원전압에 연결되어 있으므로, 쉬프터 레지스터(10)는 상기 QA 단자로부터 하이레벨의 신호를 차례대로 출력한다. 상기 제 1 인버터를 통과한 높은 레벨의 신호가 상기 리셋 단자로 입력되고 상기 클럭신호가 두 번째의 라이징 에지가 되면, 쉬프터 레지스터(10)는 상기 QB 단자를 통하여 높은 레벨의 신호를 출력한다. 상기 높은 레벨의 신호는 제 2 인버터(12)를 통하여 로우레벨이 되며, 엔드 게이트(16)의 제 1 입력단자로 입력된다. 따라서 이때의 상기 응답신호의 레벨은 로우가 된다.Meanwhile, the high level signal passing through the first inverter is input to the reset terminal. Thus, the shifter register 10 starts operation. As described above, since the control input terminal A and the control input terminal B are connected to a power supply voltage, the shifter register 10 sequentially outputs a high level signal from the QA terminal. When the high level signal passing through the first inverter is input to the reset terminal and the clock signal becomes the second rising edge, the shifter register 10 outputs a high level signal through the QB terminal. The high level signal goes low through the second inverter 12 and is input to the first input terminal of the end gate 16. Therefore, the level of the response signal at this time becomes low.

따라서 본 고안의 실시예에 따른 웨이트 발생회로(100)는 상기 프로세서로부터 활성화된 칩-셀렉트 신호를 입력받으면, 활성화된 하이레벨의 응답신호를 상기 클럭신호의 두 번의 클럭시간 동안 출력한다.Accordingly, when the weight generation circuit 100 according to the embodiment of the present invention receives an activated chip-select signal from the processor, the weight generation circuit 100 outputs the activated high level response signal for two clock times of the clock signal.

도 2는 본 고안의 실시예에 따른 웨이트 발생회로(100)의 타이밍도를 도시한다.2 shows a timing diagram of a weight generation circuit 100 according to an embodiment of the present invention.

이하 상기 도 1과 같은 구성을 가지는 본 발명의 실시예에 따른 웨이트 발생회로(100)를 상기 도 2를 참조하여 설명한다.Hereinafter, a weight generation circuit 100 according to an embodiment of the present invention having the configuration as shown in FIG. 1 will be described with reference to FIG. 2.

상기 도 2에서, A 시점은 상기 프로세서로부터 활성화된 상기 칩-셀렉트 신호가 웨이트 발생회로(100)에 입력되는 시점이다. 이때, 상기 응답신호는 활성화되어 하이레벨이 된다. 상기 활성화된 하이레벨의 응답신호는 상기 클럭신호가 두 번의 라이징 에지가 될 때까지 하이레벨을 유지한다. 또한 상기 하이레벨의 응답신호는 상기 프로세서로 출력된다. B 시점은 상기 클럭신호의 두 번의 라이징 에지가 지난 후에, 상기 응답신호가 로우레벨이 되는 시점을 나타낸다. 따라서 상기 로우레벨의 응답신호는 상기 프로세서로 입력된다. 이로인해, 상기 프로세서는 상기 응답신호의 활성화 시간을 인지하고, 상기 클럭신호의 두 번의 클럭시간 동안 상기 /CS 신호의 활성화 시간을 연장한다. C 시점은 프로세서가 설정된 상기 클럭신호의 두 번의 클럭시간이 지난 후에, 다시 하이레벨의 상기 /CS 신호를 출력하는 시점을 나타낸다.In FIG. 2, a point A is a point at which the chip-select signal activated from the processor is input to the weight generation circuit 100. At this time, the response signal is activated to a high level. The activated high level response signal remains high until the clock signal has two rising edges. In addition, the high level response signal is output to the processor. A time point B represents a time point at which the response signal becomes low level after two rising edges of the clock signal. Therefore, the low level response signal is input to the processor. As a result, the processor recognizes the activation time of the response signal and extends the activation time of the / CS signal for two clock times of the clock signal. The C time point indicates a time point when the processor outputs the / CS signal of a high level again after two clock times of the set clock signal elapse.

상기 도 1과 도 2에서, 본 고안의 실시예에 따른 웨이트 발생회로(100)는 상기 응답신호를 설정된 시간동안 상기 칩-셀렉트 신호를 발생한 프로세서로 출력한다. 이로인해, 상기 프로세서는 상기 칩-셀렉트 신호의 활성화 시간을 연장한다. 상기한 바와 같이 상기 칩-셀렉트 신호의 활성화 시간이 연장되기 때문에, 상기 주변회로가 상기 응답신호를 구비하지 않으며 동작 클럭이 상기 프로세서보다 상대적으로 느린 경우에도, 상기 주변회로는 상기 칩-셀렉트 신호를 인지할 수 있다.1 and 2, the weight generation circuit 100 according to an embodiment of the present invention outputs the response signal to the processor generating the chip-select signal for a predetermined time. This allows the processor to extend the activation time of the chip-select signal. Since the activation time of the chip-select signal is extended as described above, even if the peripheral circuit does not have the response signal and the operation clock is relatively slower than the processor, the peripheral circuit is configured to receive the chip-select signal. It can be recognized.

상술한 바와 같이 본 고안에 따른 웨이트 발생회로는 프로세서의 칩-셀렉트 신호의 활성화 시간을 연장시켜서, 동작시키고자 하는 주변회로가 응답신호를 구비하지 않으며 동작 클럭이 상기 프로세서보다 상대적으로 느린 경우에도, 상기 주변회로가 상기 칩-셀렉트 신호를 인지할 수 있는 잇점이 있다.As described above, the weight generation circuit according to the present invention extends the activation time of the chip-select signal of the processor, even when the peripheral circuit to be operated does not have a response signal and the operation clock is relatively slower than the processor. An advantage is that the peripheral circuitry can recognize the chip-select signal.

Claims (4)

웨이트 발생 회로에 있어서,In the weight generation circuit, 주변회로를 동작시키고자 하는 프로세서로부터 칩-셀렉트 신호를 입력받으면 설정된 시간동안 활성화된 신호를 출력하는 쉬프트 레지스터와,A shift register that outputs an activated signal for a set time when a chip-select signal is input from a processor to operate a peripheral circuit; 상기 칩-셀렉트 신호를 입력받으면, 응답신호를 상기 프로세서와 상기 주변회로로 출력하다가, 상기 쉬프트 레지스터로부터 상기 활성화된 신호를 입력받으면 상기 응답신호의 출력을 중지하는 제어로직으로 구성됨을 특징으로 하는 회로.And a control logic that outputs a response signal to the processor and the peripheral circuit when the chip-select signal is received, and stops outputting the response signal upon receiving the activated signal from the shift register. . 제 1항에 있어서, 상기 제어로직이,The method of claim 1, wherein the control logic, 두 개의 입력단자와 한 개의 출력단자를 가지는 논리 소자로 구성되며,Consists of a logic element having two input terminals and one output terminal, 상기 두개의 입력단자 중 첫 번째 단자를 통하여 상기 활성화된 신호를 입력받고 두 번째 단자를 통하여 칩-셀렉터 신호를 입력받아서,By receiving the activated signal through the first terminal of the two input terminals and the chip-selector signal through the second terminal, 상기 칩-셀렉트 신호가 입력될시 상기 출력단자를 통해 상기 응답신호를 출력하고, 설정된 시간 후에 상기 활성화된 신호가 입력될 시 상기 응답신호의 출력을 중단함을 특징으로 하는 회로.And outputting the response signal through the output terminal when the chip-select signal is input, and stopping the output of the response signal when the activated signal is input after a predetermined time. 제 2항에 있어서, 상기 논리소자는 엔드 게이트임을 특징으로 하는 회로.3. The circuit of claim 2 wherein the logic element is an end gate. 제 2항에 있어서, 상기 웨이트 발생 회로가,The method of claim 2, wherein the weight generation circuit, 상기 프로세서의 클럭신호가 상기 쉬프트 레지스터의 클럭단자에 연결되고,A clock signal of the processor is connected to a clock terminal of the shift register, 상기 칩 셀렉트 신호가 제 1 인버터를 통과하고 상기 제 1 인버터를 통과한 신호가 상기 쉬프트 레지스터의 리셋 단자에 연결되고,The chip select signal passes through a first inverter and the signal passed through the first inverter is connected to a reset terminal of the shift register, 상기 제 1 인버터를 통과한 신호가 상기 논리소자의 제 2 입력단자에 입력되고,The signal passing through the first inverter is input to the second input terminal of the logic element, 쉬프트 동작 모드에 해당하는 레벨의 신호가 상기 쉬프트 레지스터의 제어입력 단자에 연결되고,A signal of a level corresponding to a shift operation mode is connected to a control input terminal of the shift register, 상기 쉬프트 레지스터의 다수의 출력단자 중에서 설정된 출력단자를 통하여 출력된 신호가 제 2 인버터를 통과하고, 상기 제 2 인버터를 통과한 신호가 상기 논리소자의 제 1 입력단자에 입력되고,A signal output through an output terminal set among the plurality of output terminals of the shift register passes through a second inverter, and a signal passed through the second inverter is input to a first input terminal of the logic element. 상기 논리소자의 출력단자에서 출력된 상기 응답신호를 상기 프로세서와 상기 주변회로로 출력함을 특징으로 하는 회로.And outputting the response signal output from the output terminal of the logic device to the processor and the peripheral circuit.
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