KR100197556B1 - Semiconductor device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야1. TECHNICAL FIELD OF THE INVENTION
반도체 장치의 풀업면적을 최소화하기 위한 방법에 관한 것이다.A method for minimizing the pull-up area of a semiconductor device.
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
5볼트 또는 3.3볼트의 단일 라이브러리에서 사용한 입출력 쎌 사이즈의 증가를 최소화 하는 방법을 제공함에 있다.It provides a method of minimizing the increase in the I / O pin size used in a single library of 5 or 3.3 volts.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
입출력 쎌을 포함하며, 풀업들은 각기 사용하는 전압에 따라 서로 다른 웰영역으로 분리배치되어 대응되는 전압을 수신하게 되는 반도체 장치에서의 풀업면적 감소방법에 있어서; 상기 입출력 쎌의 풀업들중 한 풀업을 내부의 베이스 쎌을 이용하여 하드 쎌로 구성하고 이를 소프트매크로화하여 논리레벨 천이기와 핀을 통해 접속시키고, 다른 하나의 풀업은 입력버퍼영역에 내장시킨 것을 특징으로 한다.A pull-up area reduction method in a semiconductor device including input and output pins, wherein the pull-ups are separately arranged in different well regions according to voltages used to receive corresponding voltages; One of the pull-ups of the input and output pins is configured as a hard pin using an internal base pin and softized to connect it through a logic level shifter and a pin, and the other pull-up is embedded in the input buffer region. do.
4. 발명의 중요한 용도4. Important uses of the invention
반도체 장치에 적합하게 사용된다.It is used suitably for a semiconductor device.
Description
제1도는 본 발명에 따라 5볼트 풀업을 소프트매크로화 하기 위한 입출력 쎌구조를 나타낸 도면.1 is a diagram illustrating an input / output pin structure for soft macroning a 5 volt pullup in accordance with the present invention.
제2도는 본 발명에 따라 5볼트용 풀업쎌을 나타낸 도면.Figure 2 shows a pull-up for 5 volts in accordance with the present invention.
제3도는 종래기술에 따라 5볼트 풀업과 3.3볼트 풀업을 내장한 입출력쎌 구조도.3 is an input / output structure diagram incorporating a 5 volt pullup and a 3.3 volt pullup according to the prior art.
제4도는 종래의 또 다른 기술에 따라 구성된 입출력 쎌 구조도.4 is an input / output pin structure diagram constructed according to another conventional technique.
제5도는 통상적으로 5볼트용 풀업을 가지는 입력 쎌의 개략적인 도면.5 is a schematic representation of an input pin typically having a pull up for 5 volts.
제6도는 통상적으로 3.3볼트 인터페이스용 풀업을 가지는 입력 쎌의 개략적인 도면.6 is a schematic diagram of an input pin typically having a pull up for a 3.3 volt interface.
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치의 풀업면적을 최소화하기 위한 방법에 관한 것이다The present invention relates to a semiconductor device, and more particularly to a method for minimizing a pull-up area of a semiconductor device.
최근에 반도체 장치에 대한 저 전력 소비의 요구가 급증함에 따라 저 전력화된 3.3볼트 라이브러리(Library)를 이용한 제품들이 생산되고 있다. 이에 기존의 5볼트 라이브러리를 이용한 제품들과 3.3볼트 라이브러리를 이용한 제품들을 인터페이스 하기 위한 인터페이스 입출력 쎌이 필요하게 되었으며, 이를 위하여 레벨 천이기(Level Shifter)를 이용한 입출력 쎌이 개발되고 있다. 3.3볼트와 5볼트의 혼합된 전압 용 입출력 쎌을 개발하기 위해서는 5볼트 라이브러리와 3.3볼트 라이브러리의 단일 전압 라이브러리 입출력 쎌 구조와는 달리 벌크 전압(Bulk Power)을 분리하여 주어야 하기 때문에 혼합 전압용 입출력 쎌 구조에서는 웰(Well)파워의 분리가 요구된다.Recently, as the demand for low power consumption for semiconductor devices has rapidly increased, products using low-power 3.3-volt libraries have been produced. Therefore, interface input and output pins are needed for interfacing products using existing 5 volt libraries and products using 3.3 volt libraries. For this purpose, input and output pins using a level shifter are being developed. In order to develop the 3.3V and 5V mixed voltage I / O pins, unlike the 5-volt and 3.3V single voltage library I / O pin structures, bulk power must be separated so that the input and output pins for mixed voltage The structure requires separation of well power.
본 분야에서 개시된 종래기술을 보인 제3도는 5볼트 풀업과 3 3볼트 풀업을 내장한 입출력 쎌 구조도이다. 제3도의 구성을 살펴보면, 논리레벨을 천이시키는 레벨 시프터(10)과, 풀업 버퍼(50)와, 입 력버퍼(20)와, 출력버퍼(30)와, 출력드라이버(40)가 각 영역별로 배치되어 있다. 여기서, p형의 웰파워 영역들 10A, 17, 14, 16을 분리하여 배치하여 혼합된 전압간의 파워 분리를 함을 알 수 있다. 그리고, 도면중 입력버퍼(20)내의 영역 11은 피형 활성화영역이고, 빗금친 영역 12는 게이트 폴리층을 나타낸 것으로, 이들은 3.3볼트용 풀업 트랜지스터 13을 개략적으로 나타낸 레이아웃이다. 도면중 풀업 버퍼(50)내의 영역 51은 피형활성영역이고, 빗금친 영역 52는 게이트 폴리층을 나타낸 것으로, 이들은 5볼트용 풀업 트랜지스터 53을 개략적으로 나타낸다. 또한, 제4도는 종래의 또 다른 기술에 따라 구성된 5볼트 풀업과 3. 3볼트 풀업을 내장한 입출력 쎌 구조도이다 제4도의 구성을 살펴보면, 레벨 시프터(10-1)과, 입력버퍼(20)와, 출력버퍼(30)와, 출력드라이버(40)가 영역별로 배치되어 있다 여기서는 각 회로별로 웰 영역 10A, 14, 16을 두어 혼합된 전압간의 파워분리를 행한다 그리고, 도면중 입력버퍼(20)내의 영역 11은 피형 활성화영역이고, 빗금친 영역 12는 게이트 폴리층을 나타낸 것으로 이들은 3.3볼트용 풀업 트랜지스터 13을 개략적으로 나타낸 레이아웃이다. 도면중 레벨 시프터 10-1내의 영역 51은 피형활성영역이고, 빗금친 영역 52는 게이트 폴리층을 나타낸 것으로, 이들은 5볼트용 풀업 트랜지스터 53을 개략적으로 나타낸 레이아웃이다.Figure 3 shows the prior art disclosed in the field is an input and output structure of a built-in 5V pullup and 3 3V pullup. Referring to the configuration of FIG. 3, the level shifter 10, the pull-up buffer 50, the input buffer 20, the output buffer 30, and the output driver 40 for shifting the logic level are provided for each region. It is arranged. Here, it can be seen that power separation between the mixed voltages is performed by separating and arranging p-type well power regions 10A, 17, 14, and 16. In the figure, the region 11 in the input buffer 20 is the active region, and the shaded region 12 represents the gate poly layer, which is a layout schematically showing the 3.3-volt pull-up transistor 13. In the figure, the area 51 in the pull-up buffer 50 is the active active area, and the hatched area 52 represents the gate poly layer, which schematically shows the 5-volt pull-up transistor 53. 4 is an input / output structure diagram incorporating a 5-volt pull-up and a 3-volt pull-up constructed according to another conventional technique. Referring to FIG. 4, the level shifter 10-1 and the input buffer 20 are illustrated. And the output buffer 30 and the output driver 40 are arranged for each region. In this case, the well regions 10A, 14, and 16 are provided for each circuit, and power separation between the mixed voltages is performed. The region 11 in the figure is the activating region, and the shaded region 12 represents the gate poly layer, which is a layout schematically showing the 3.3 volt pull-up transistor 13. In the figure, the area 51 in the level shifter 10-1 is the active active area, and the hatched area 52 represents the gate poly layer, which is a layout schematically showing the 5-volt pull-up transistor 53.
한편, 제5도에 도시된 바와 같이 5볼트용 풀업을 가진 통상의 입력 쎌에서는 5볼트 소오스 전원과 5볼트 웰 전원이 요구되고, 제6도에 도시된 바와같이 3.3볼트용 풀업을 가진 통상의 입력 쎌에서는 3.3볼트 소오스 전원과 3.3볼트 웰 전원이 요구되므로, 혼합된 전압을 사용하여야 하는 입출력 쎌에서는 5볼트 풀업 및 3 3볼트 풀업 두 종류의 풀업이 필요로 하게 되는데, 종래에는 이를 해결하기 위해서는 다음의 세가지 방법을 사용하여 배치를 행하여 왔다On the other hand, a typical input pin with a 5 volt pullup as shown in FIG. 5 requires a 5 volt source power supply and a 5 volt well power supply, and as shown in FIG. In the input pin, 3.3V source power and 3.3V well power supply are required. In the input / output pin, which requires the use of mixed voltage, two types of pullups, 5V pullup and 3 3V pullup, are needed. Deployment has been done in three ways:
첫번째 방법은 제3도에서 보여지는 입력 버퍼 영역 (20)에 상기 3.3볼트 풀업 쎌과 5볼트 풀업 쎌을 공통으로 배치하여 사용하는 것이다. 이 방법은 상기 쎌들이 서로 인접할 때 웰 영역을 분리하여야 하는 부담이 있으며, 기본적인 입출력 사이즈에 내장되는 회로를 충족시키기 위해서는 쎌 사이즈의 증가를 초래하게 되는 문제점이 있다.The first method is to use the 3.3-volt pull-up pin and the 5-volt pull-up pin in common in the input buffer region 20 shown in FIG. This method has a burden of separating the well region when the fins are adjacent to each other, and there is a problem that the size of the fin is increased to satisfy the circuit embedded in the basic input / output size.
두번째 방법은 제3도에서 보여지는 풀업 버퍼(50)영역에 5볼트용 풀업(53)을 배치하는 것이다. 이 방법은 풀업 동작을 하기 위한 풀업 버퍼(50)영역을 추가로 사용하여야 하고 5볼트 풀업 쎌을 내장하기 위해 필요없는 트랜지스터를 추가하는 것이 요구된다. 따라서, 이 방법 역시 입출력 쎌 사이즈의 증가를 초래하게 된다The second method is to place a 5 volt pull up 53 in the pull up buffer 50 region shown in FIG. This method requires the use of additional pull-up buffer 50 regions for pull-up operation and requires the addition of transistors that are not needed to incorporate a 5-volt pull-up pin. Therefore, this method also results in an increase in the input / output size.
세번째 방법은 제4도에 도시된 레벨 시프터 (10-1 )에 5볼트 풀업 쎌(53)을 내장하는 것인데, 이 방법은 입출력 벨에서 요구되는 회로의 영역을 5볼트 풀업 쎌이 점유하므로써 트랜지스터의 부족현상을 초래하게 된다.The third method is to incorporate a 5-volt pull-up pin 53 into the level shifter 10-1 shown in FIG. 4, which occupies the area of the circuit required by the input / output bell by the 5-volt pull-up pin. It will cause a shortage.
상기한 바와 같이, 종래의 혼합된 전압을 사용하여야 하는 입출력 쎌에서 제3,4도를 예를들어 설명한 바와 같이, 두 종류의 풀업 배치를 위한 세가지 방법은 모두 입출력 쎌 사이즈를 최소화 하기 어려운 문제점을 가져 왔다.As described above, as described with reference to FIGS. 3 and 4 in the input / output cap that must use the conventional mixed voltage, all three methods for the two types of pull-up arrangements have a problem that it is difficult to minimize the input / output pin size. Brought.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위해, 혼합된 전압을 사용하여야 하는 입출력 쎌에서 쎌 사이즈의 증가를 최소화 하는 방법을 제공함에 있다Accordingly, an object of the present invention is to provide a method for minimizing the increase in the size of the pin at the input and output pin that must use a mixed voltage in order to solve the above problems.
상기한 목적을 달성하기 위한 본 발명에 따르면, 두 종류의 혼합된 전압을 사용하는 풀업들을 가지는 입출력 쎌을 포함하며 상기 풀업들은 각기 사용하는 전압에 따라 서로 다른 웰영역으로 분리배치되어 대응되는 전압을 수신하게 되는 반도체 장치에서의 풀업면적 감소방법에 있어서; 상기 입출력 쎌의 풀업들중 한 풀업을 내부의 베이스 쎌을 이용하여 하드 쎌로 구성하고 이를 소프트매크로화하여 논리레벨 천이기와 핀을 통해 접속시키고, 다른 하나의 풀업은 입력버퍼 영역에 내장시킨 것을 특징으로 한다. 이하에서, 반도체 장치에서 풀업면적을 최소화하기 위해 본 발명의 바람직한 실시예의 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들로 나타나고 있음을 유의하여야 한다.According to the present invention for achieving the above object, it comprises an input and output pin having a pull-up using two kinds of mixed voltages and the pull-ups are separately arranged in different well areas according to the voltage used to apply a corresponding voltage A method for reducing pull-up area in a semiconductor device to receive; One of the pull-ups of the input and output pins is configured as a hard pin using an internal base pin and softized to connect it through a logic level shifter and a pin, and the other pull-up is embedded in the input buffer region. do. DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following, description of a preferred embodiment of the present invention in order to minimize the pull-up area in a semiconductor device is described with reference to the accompanying drawings. It should be noted that like elements and parts in the figures are represented by the same numerals wherever possible.
제1도는 5볼트 풀업을 소프트매크로로 이용하기 위한 입출력 쎌구조를 나타낸다 제1도의 구성을 보면, 레벨 시프터(10)와, 입력버퍼(20)와, 출력버퍼(30)와, 출력 드라이버(40)가 영역별로 배치되어 있으며, 각 회로 영역별로 전압의 분리는 웰 영역 10A, 14, 16을 두어 행하고 있다. 제2도는 본 발명에 따라 5볼트용 풀업쎌을 나타낸 도면이다.FIG. 1 shows an input / output structure for using a 5 volt pullup as a soft macro. Referring to FIG. 1, the level shifter 10, the input buffer 20, the output buffer 30, and the output driver 40 are shown. ) Are arranged in each area, and voltage separation is performed in each of the circuit areas by providing well areas 10A, 14, and 16. 2 is a view showing a pull-up for 5 volts according to the present invention.
본 발명의 구현하기 위한 첫번째 방법은 5볼트 라이브러리에서는 제5도에 나타낸 입력 쎌의 5볼트 풀업을 제2도에 나타낸 것처럼 반도체 장치 내부의 베이스 쎌 BC을 이용하여 하드쎌로 구성하고 이를 소프트매크로화하여 칩의 배치 핀 라우팅시 제1도의 5볼트용 풀업핀 PUpin과 제2도에 도시된 5볼트용 풀업 쎌에 나타낸 풀업핀 PUpin을 연결시키는 것이다. 이 경우에 제6도에 나타낸 3.3볼트용 풀업 입력 쎌은 제1도의 입력버퍼영역(20)내에 3.3볼트용 풀업(13)으로서 내장된다.According to the first method for implementing the present invention, in the 5-volt library, the 5-volt pull-up of the input pin shown in FIG. 5 is hard-wired using the base pin BC inside the semiconductor device as shown in FIG. In this case, the 5-volt pull-up pin PUpin shown in FIG. 1 and the pull-up pin PUpin shown in FIG. In this case, the 3.3-volt pull-up input pin shown in FIG. 6 is incorporated as the 3.3-volt pull-up 13 in the input buffer area 20 of FIG.
두번째 방법으로서, 3. 3볼트 라이브러리에서는 상기 5볼트 풀업 쎌을 상기 하드 쎌로 구성하는 것이 아니라 3.3볼트 풀업을 하드 쎌로 구성하고, 5볼트 풀업 쎌은 제1도에 나타낸 상기 입력 버퍼영역(20)에 내장할 수가 있다.As a second method, in the 3-volt library, the 5-volt pull-up pin is not configured as the hard pin, but the 3.3-volt pull-up pin is configured as the hard pin, and the 5-volt pull-up pin is formed in the input buffer area 20 shown in FIG. Can be built in
이와 같이, 5볼트 라이브러리에서는 5볼트 풀업 쎌을 하드 쎌로 구성하여 소프트매크로화 하고, 3.3볼트 라이브러리에서는 3.3볼트 풀업 쎌을 하드 쎌로 구성하여 소프트매크로화 하는 이유는 상기 5볼트 라이브러리에서는 기본적인 쎌 동작이 5볼트이므로 설계되는 내부 영역에 3. 3볼트를 구성 할 수 없기 때문이고, 상기 3. 3볼트 라이브러리에서는 기본적인 쎌동작이 3.3볼트이므로 설계되는 내부 영역에 5볼트를 구성할 수 없기 때문이다.Thus, in the 5-volt library, the 5-volt pullup pin is configured as a hard pin and soft-macro-ized, while in the 3.3-volt library, the 3.3-volt pull-up pin is configured as a hard-pin and soft-macro-ized. This is because it is not possible to configure 3 volts in the designed inner region because of the bolt, and 5 volts cannot be configured in the designed inner region because the basic 쎌 operation is 3.3 volts in the 3. 3 volt library.
전술한 바와 같이 본 발명에 따르면, 5볼트 또는 3.3볼트의 단일 라이브러리에서 사용한 입출력 쎌 사이즈의 증가를 종래의 방법에 비해 최소화할 수 있는 효과가 있다.As described above, according to the present invention, an increase in the size of the input / output pin used in a single library of 5 volts or 3.3 volts can be minimized as compared with the conventional method.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to, for example, the drawings, the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.
Claims (1)
Priority Applications (1)
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|---|---|---|---|
| KR1019950048343A KR100197556B1 (en) | 1995-12-11 | 1995-12-11 | Semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019950048343A KR100197556B1 (en) | 1995-12-11 | 1995-12-11 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
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| KR970053601A KR970053601A (en) | 1997-07-31 |
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Family
ID=19439024
Family Applications (1)
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| KR1019950048343A KR100197556B1 (en) | 1995-12-11 | 1995-12-11 | Semiconductor device |
Country Status (1)
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| KR (1) | KR100197556B1 (en) |
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1995
- 1995-12-11 KR KR1019950048343A patent/KR100197556B1/en not_active IP Right Cessation
Also Published As
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| KR970053601A (en) | 1997-07-31 |
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