KR0152354B1 - Layout method for mixed input output cell - Google Patents
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Abstract
1. 특허청구의 범위에 기재된 발명이 속하는 기술분야;1. the technical field to which the invention described in the claims belongs;
본 발명은 반도체 메모리 장치의 칩전체 레이아웃에 관한 것이다.The present invention relates to a whole chip layout of a semiconductor memory device.
2. 발명이 해결하려고 하는 기술적 과제;2. The technical problem to be solved by the invention;
혼합된 입출력전압을 사용하는 셀의 레이아웃을 좀 더 간편하게 하여 고전압과 저전압의 동작에 있어서 신호들간의 상호교환을 원활하게 할 수 있는 혼합된 입출력 셀의 레이아웃방법을 제공함에 있다.The present invention provides a layout method of a mixed input / output cell that facilitates mutual exchange between signals in operation of high voltage and low voltage by simplifying the layout of a cell using the mixed input / output voltage.
3. 발명의 해결방법의 요지;3. Summary of the Solution of the Invention;
고전압에서 동작하는 칩과 저전압에서 동작하는 칩을 한 칩 즉 마스타 칩에서 동시에 사용하는 혼합된 입출력 셀의 레이아웃방법에 있어서; 상기 마스타 칩내에 다수개의 메모리 셀들로 구성된 중심영역에서 상기 고전압과 저전압에 의해 동작하는 각기 고전압영역과 저전압영역의 면적을 용도에 따라 적절하게 조절가능하고, 상기 고전압영역과 저전압영역의 전원을 분리하기 위한 웰영역을 각기 형성하고, 상기 메모리 셀들의 입출력 동작을 수행하기 위한 입출력영역을 대응되는 상기 고전압영역과 저전압영역의 외곽에 배치하고, 상기 고전압과 저전압의 논리레벨변환을 위한 논리레벨변환영역을 상기 고전압영역과 저전압영역 사이에 배치한다.A layout method of a mixed input / output cell using a chip operating at a high voltage and a chip operating at a low voltage simultaneously in one chip, that is, a master chip; In the center region consisting of a plurality of memory cells in the master chip, the area of each of the high voltage region and the low voltage region operated by the high voltage and the low voltage can be appropriately adjusted according to the use, and separating the power of the high voltage region and the low voltage region A well region for each of the wells, an input / output region for performing input / output operations of the memory cells, is disposed outside the corresponding high voltage region and the low voltage region, and a logic level conversion region for logic level conversion of the high voltage and the low voltage It is disposed between the high voltage region and the low voltage region.
4. 발명의 중요한 용도;4. Significant use of the invention;
반도체 메모리 장치에 적합하게 사용된다.It is suitably used for semiconductor memory devices.
Description
제1도는 본 발명의 실시예에 따라 구성된 칩내부의 개략적인 레이아웃을 나타낸 도면.1 shows a schematic layout inside a chip constructed in accordance with an embodiment of the invention.
제2도는 본 발명에 따라 고전압과 저전압을 분리하는 방법을 나타낸 단면도.2 is a cross-sectional view showing a method for separating a high voltage and a low voltage according to the present invention.
제3도는 본 발명의 실시예에 따라 고전압영역과 저전압영역의 배치를 나타낸 도면.3 is a diagram showing the arrangement of a high voltage region and a low voltage region according to an embodiment of the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 레이아웃방법에 관한 것이다. 반도체 메모리 장치가 고집적화됨에 따라 일반적인 칩의 디자인의 경향이 고전압 즉 5볼트동작에서 저전압 즉 3.5볼트동작으로 옮겨가고 있는 상태이며, 이미 저전압동작이 보편화 되어가고 있다.The present invention relates to a semiconductor memory device, and more particularly, to a layout method of a semiconductor memory device. As semiconductor memory devices are highly integrated, the trend of general chip design is shifting from high voltage, that is, 5 volt operation to low voltage, that is, 3.5 volt operation, and low voltage operation is becoming more common.
따라서, 종래기술에 따라 고전압에서 동작하는 칩과 저전압에서 동작하는 칩 사이에 신호를 교환하는 방법이 대두되고 있다. 그 중의 한 방법으로 혼합된 입출력 셀의 개발이 되고 있으나 여러 가지 문제점이 발생되고, 또한 셀의 레아아웃이 어렵다는 단점이 있다.Accordingly, a method of exchanging signals between a chip operating at a high voltage and a chip operating at a low voltage has emerged according to the prior art. Although a mixed input / output cell has been developed by one of the methods, various problems are generated, and the layout of the cell is difficult.
따라서, 본 발명의 목적은 혼합된 입출력전압을 사용하는 셀의 레이아웃을 쉽게 할수 있는 혼합된 입출력 셀의 레이아웃방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a layout method of a mixed input / output cell that can easily layout a cell using the mixed input / output voltage.
본 발명의 다른 목적은 고전압과 저전압의 동작에 있어서 신호들간의 상호교환을 원활하게 할 수 있는 혼합된 입출력 셀의 레아아웃방법을 제공함에 있다.Another object of the present invention is to provide a layout method of a mixed input / output cell capable of smoothly exchanging signals in high voltage and low voltage operation.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 고전압에서 동작하는 칩과 저전압에서 동작하는 칩을 한 칩 즉 마스타 칩에서 동시에 사용하는 혼합된 입출력 셀의 레이아웃방법에 있어서; 상기 마스타 칩내에 다수개의 메모리 셀들로 구성된 중심영역에서 상기 고전압과 저전압에 의해 각기 동작하는 고전압영역과 저전압영역의 면적을 용도에 따라 적절하게 조절가능하고, 상기 고전압영역과 저전압영역의 전원을 분리하기 위한 웰영역을 각기 형성하고, 상기 메모리 셀들의 입출력동작을 수행하기 위한 입출력영역을 대응되는 상기 고전압영역과 저전압영역의 외곽에 배치하고, 상기 고전압과 저전압의 논리레벨변환을 위한 논리레벨변환영역을 상기 고전압영역과 저전압영역에 배치함을 특징으로 한다.According to the technical idea of the present invention for achieving the above object, in the layout method of a mixed input and output cell using a chip operating at a high voltage and a chip operating at a low voltage in one chip, that is, a master chip at the same time; In the center region consisting of a plurality of memory cells in the master chip, the area of the high voltage region and the low voltage region that are operated by the high voltage and the low voltage, respectively, can be appropriately adjusted according to the use, and the power supply of the high voltage region and the low voltage region is separated. A well region for each of the wells, an input / output region for performing input / output operations of the memory cells, is disposed outside the corresponding high voltage region and the low voltage region, and a logic level conversion region for logic level conversion of the high voltage and the low voltage It is characterized in that the arrangement in the high voltage region and the low voltage region.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.DETAILED DESCRIPTION A detailed description of preferred embodiments of the present invention will now be described with reference to the accompanying drawings.
도면들 중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.It should be noted that like elements and parts in the drawings represent like reference numerals wherever possible.
제1도는 본 발명의 실시예에 따라 개략적을 구성된 레이아웃 즉 평면도이다.1 is a schematic layout or plan view, according to an embodiment of the invention.
제1도에 도시된 평면도를 구성하기 위해서는 먼저, 지켜져야할 규칙이 있다. 그것은 첫째로 입출력 셀들에 공급되는 전원을 단일화되어야 한다. 즉, 도면에서와 같이 영역 A를 5볼트면 5볼트의 메모리 셀 영역과 5볼트의 입출력 셀영역을 사용하여야 하고, 3.3볼트면 3.3볼트의 메모리 셀 영역과 3.3볼트의 입출력 셀영역을 사용하여야 한다는 것이다.In order to construct the top view shown in FIG. 1, there are first rules to be followed. It must first unify the power supplied to the input / output cells. That is, as shown in the drawing, if the area A is 5 volts, the 5 volt memory cell area and the 5 volt I / O cell area should be used, and the 3.3 volts should use the 3.3 volt memory cell area and the 3.3 volt I / O cell area. will be.
둘째로 철저한 웰영역을 통하여 1개의 칩안에서 서로 다른 전원을 사용할 수 있게 하는 것이다. 예를 들면, 제2도의 단면도에서와 같이 피형기판(31)상에 엔형 웰영역(32, 33)을 두어 5볼트와 3.3볼트에서 동작 가능하게 설계하는 것이다. 상기 엔형 웰영역(32,33)내에 드레인과 소오스영역을 형성하기 위한 피형영역들(34)∼(37)이 형성되고, 상기 피형영역들(34)∼(37)사이의 채널영역상에 게이트층(41,42)이 형성된다. 도면상에는 각 웰영역(32,33)내에 하나의 트랜지스터만을 도시한 것이다.Secondly, it is possible to use different power sources in one chip through a thorough well area. For example, as shown in the cross-sectional view of FIG. Formed regions 34 to 37 are formed in the N type well regions 32 and 33 to form drain and source regions, and gates are formed on the channel regions between the formed regions 34 and 37. Layers 41 and 42 are formed. In the drawing, only one transistor is shown in each well region 32 and 33.
제1도를 살며보면, 라인 B는 그라운드레벨의 접지전압을 공급하기 위한 전원공급라인이고, 라인 C는 전원전압을 제공하기 위한 전원공급라인을 나타낸다.Referring to FIG. 1, line B is a power supply line for supplying a ground level ground voltage, and line C represents a power supply line for providing a power supply voltage.
셋째로 상기 1개의 마스타 칩내부의 중심영역(20)과 입출력영역(10)은 전압영역에 따라 분리하는 것이다. 예를 들면, 제3도에 개략적으로 도시된 마스타 칩내부의 영역과 같이 분리하는 것을 의미한다. 좀 더 상세하게 설명하면, 제3a도는 상기 중심영역(20)과 입출력영역(10)을 절반으로 나누어 한쪽절반인 왼쪽절반영역은 3.3볼트에서 동작하게 하고 나머지 다른 쪽절반은 5볼트에서 동작하게 하는 것이다. 제3b도는 제3a도와 정반대로 구성했을 경우의 실시예이다. 제3c도는 고속동작을 수행하기 위해 5볼트영역을 3.3볼트영역보다 더 크게 하여 상하로 나눈 형태이다. 제3d도는 전원소비를 줄이기 위해 3볼트영역을 5볼트영역보다 더 크게 하여 상하로 나눈 형태이다. 제3e도는 고속동작을 수행하기 위해 5볼트영역을 3.3볼트영역보다 더 크게 설정한 경우인데 상기 칩내부를 네등분하여 5볼트영역이 3/4을 차지하고 3.3볼트영역이 1/4을 차지하게 나눈 형태이다. 제3f도는 제3e도와 정반대로 구성했을 경우의 실시예이다.Third, the central region 20 and the input / output region 10 inside the one master chip are separated according to the voltage region. For example, it means to separate as the area inside the master chip schematically shown in FIG. In more detail, FIG. 3a divides the center region 20 and the input / output region 10 in half so that one half of the left half region operates at 3.3 volts and the other half operates at 5 volts. will be. FIG. 3B is an example in the case of the configuration opposite to that of FIG. 3A. FIG. 3c shows a 5 volt region larger than a 3.3 volt region divided by up and down to perform a high speed operation. FIG. 3d is divided into upper and lower three volt regions larger than the five volt regions to reduce power consumption. In FIG. 3E, a 5 volt region is set larger than a 3.3 volt region to perform a high speed operation. The chip is divided into four parts so that the 5 volt region occupies 3/4 and the 3.3 volt region occupies 1/4. Form. FIG. 3F is an example in the case of the configuration opposite to that of FIG. 3E.
넷째로 상기 5볼트 신호와 3볼트 신호의 연결을 위한 논리레벨천이영역(30)을 상기 5볼트영역과 3볼트영역의 중간영역에 만들어 사용하는 것이다. 즉 상기 중심영역의 가운데 부분을 이용한다.Fourth, a logic level transition region 30 for connecting the 5-volt and 3-volt signals is formed and used in the middle region of the 5-volt and 3-volt regions. In other words, the center portion of the central region is used.
따라서, 상기 세 번째 내용에 의거한 적절한 칩사이즈의 혼합사용으로 인한 최적의 칩 구현이 가능하다는 것을 알 수 있다.Accordingly, it can be seen that the optimum chip implementation is possible due to the mixed use of the appropriate chip size based on the third aspect.
상기한 바와 같이 본 발명에 따르면 혼합된 입출력전압을 사용하는 셀의 레이아웃을 좀 더 간단히 할 수 있는 효과가 있다. 또한 본 발명은 고전압과 저전압의 동작에 있어서 신호들간의 상호교환을 원활하게 할 수 있는 효과가 있다.As described above, according to the present invention, it is possible to simplify the layout of a cell using the mixed input / output voltage. In addition, the present invention has an effect that can facilitate the interchange between signals in the operation of high voltage and low voltage.
상기한 본 발명은 도면을 중심으로 고전압인 5볼트와 저전압인 3.3볼트에 한정하여 설명되었지만, 전압차가 있는 두 전압을 사용하는 회로에 적용가능함은 본 분야의 숙련된 자에게 있어 명백할 것이다.Although the present invention described above is limited to 5 volts high voltage and 3.3 volts low voltage with reference to the drawings, it will be apparent to those skilled in the art that the present invention is applicable to a circuit using two voltages having a voltage difference.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950042977A KR0152354B1 (en) | 1995-11-22 | 1995-11-22 | Layout method for mixed input output cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950042977A KR0152354B1 (en) | 1995-11-22 | 1995-11-22 | Layout method for mixed input output cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970030775A KR970030775A (en) | 1997-06-26 |
| KR0152354B1 true KR0152354B1 (en) | 1998-10-01 |
Family
ID=19435231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950042977A KR0152354B1 (en) | 1995-11-22 | 1995-11-22 | Layout method for mixed input output cell |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0152354B1 (en) |
-
1995
- 1995-11-22 KR KR1019950042977A patent/KR0152354B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970030775A (en) | 1997-06-26 |
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