KR100197486B1 - 개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치 - Google Patents

개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치 Download PDF

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Abstract

본 발명은 휴대용 전화기 등의 개인통신장치에 있어서 기지국으로부터 송신되어 온 프레임개시신호와 사용이 허용된 타임슬롯번호를 근거로 해당하는 타임슬롯(Time Slot)에 대한 스트로브(Strobe)신호를 생성하도록 된 개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치에 관한 것으로서, 13㎒의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이를 함과 더불어, 156,25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13㎒의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 외부로부터 설정된 타임슬롯번호를 저장하는 래치수단, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호와 상기 래치수단에 의해 등록된 타임슬로번호를 비교하여 양 데이터가 일치하는 기간에 대응하는 클록신호를 출력하는 비교수단, 상기 비트동기 신호를 148개 계수하여 148비트신호를 출력하는 148비트신호 발생부 및, 상기 비교수단으로부터 클록신호가 출력되는 시점부터 상기 148비트 신호 발생부로부터 148비트신호가 출력되는 시점까지의 시간구간동안 소정의 레벨신호를 출력하는 데이터 스트로브신호 출력수단을 포함하여 구성된 것을 특징으로 한다.

Description

개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치
제1도는 개인통신 시스템의 전반적인 구성을 나타낸 시스템구성도.
제2도는 제1도에 나타낸 개인통신 시스템에 있어서의 송수신 데이터의 프레임구성을 나타낸 구성도.
제3도는 본 발명의 실시예 1에 따른 개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치의 구성을 나타낸 회로구성도.
제4도는 제3도에 나타낸 장치의 동작을 설명하기 위한 타이밍챠트.
제5도는 제3도에 나타낸 장치의 동작을 설명하기 위한 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명
1 : 단말기 2(21∼2n) : 기지국
3(31∼3n) : 기지국 제어기 4 : 교환기
5 : 인증센터 30 : 비트동기신호 발생부
40 : 타임슬롯 동기신호 발생부 41 : 156비트 계수부
42 : 12클록 계수부 50 : 리셋트부
60 : 타임슬롯번호 계수부 70 : 148비트신호 발생부
AND1∼AND5 : 앤드게이트 C1∼C8 : 카운터
CP1 : 비교기 F1 : D플립플롭
IV1∼IV19 : 인버터 LA1 : 래치회로
NAND1∼NAND4 : 낸드게이트
본 발명은 휴대용 전화기 등의 개인통신장치에 관한 것으로, 특히 기지국으로부터 송신되어 온 프레임개시신호와 사용이 허용된 타임슬롯번호를 근거로 148비트의 유효 데이터값을 갖는 타임슬롯(Time Slot)에 대한 스트로브(Strobe)신호를 생성하도록 된 개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치에 관한 것이다.
최근, 통신기술이 급속도로 발전되면서 개인이 임의의 장소에서 또는 한 장소에서 다른 장소로 이동하면서 다른 사람과 통신을 행할 수 있도록 된 개인통신 시스템이 개발되어 일반화되고 있다.
이러한 개인통신 시스템은 크게 TDMA(Time Division Multiple Access) 방식과 DCMA(Code Division Multiple Access) 방식으로 분할되어 있는 바, 여기서 TDMA 방식은 시스템의 안정성과 기술의 완성도가 높다는 이유로 전세계적으로 폭넓게 사용되고 있다.
제1도는 개인통신 시스템, 특히 TDMA 방식에 따른 개인통신 시스템의 구성을 개략적으로 나타낸 구성도로, 도면에서 참조번호 1은 개인이 휴대하고 있는 단말기이고, 2(21∼2n)는 다수의 단말기(1)와 각종 데이터를 송수신하여 단말기(1)에 대한 무선신호의 송수신과 통신프로토콜의 변환 및 암호화/복호화 등을 실행하는 기지국, 3(31∼3n)은 다수의 기지국(2 : 21∼2n)을 관리하면서 각 단말기(1)에 대한 통신채널을 할당제어와 핸드오버(Hand Over)결정 등의 기능을 수행하는 기지국 제어기, 4는 이 기지국 제어기(3)와 국선 또는 국설교환기와 이후에 설명할 인증센터(5)를 연결처리하는 교환기, 5는 각 단말기(1)에 대한 고유번호 등을 구비하여 임의의 단말기(1)에 대한 사용허가와 과금처리 등을 실행하는 인증센터이다.
상기 구성으로 된 개인통신 시스템에 있어서는 임의의 단말기(1)가 특정한 지역내에 있게 되면, 그 지역을 관할하는 기지국(2)은 해당 단말기(1)의 존재를 확인하여 이를 기지국 제어기(3)로 보고하게 되고, 기지국 제어기(3)는 그 단말기(1)의 등록상태를 인증센터(5)로부터 확인한 후 기지국(2)을 통해 통화에 필요한 암호코드 등을 할당함으로써 해당 단말기(1)를 사용가능상태로 설정함과 더불어, 다른 단말기(1)로부터의 호출등을 해당 단말기(1)로 연결시켜 주게 된다.
그런데, 상기한 개인통신 시스템에 있어서는 상술한 바와 같이 기지국(2)과 단말기(1)가 무선통신을 통해 데이터를 송수신함으로써 개인에 대한 통화기능을 제공하도록 되어 있기 때문에 기지국(2)과 단말기(1)간의 데이터 송수신을 위해 그 송수신방법이나 송수신 데이터의 규격을 일치시킬 필요가 있게 된다. 이러한 점을 고려하여 일반적으로 TDMA 방식의 개인통신 시스템에 있어서는 GSM(Global System for Mobile communication) 규격에 따라 시스템을 구성하도록 되어 있다.
상기 GSM 규격에 따르면, 상기 기지국 제어기(3)와 기지국(2)은 LAPD 프로토콜, 기지국(2)과 단말기(1)는 LAPD 프로토콜에 따라 데이터의 송수신을 행하도록 되어 있다.
또한, GSM 규격에 따르면 가가 기지국(또는 단말기)은 데이터 송수신을 위한 4개의 무선캐리어를 구비하고 각 무선캐리어에 대해 8개의 타임슬롯(TS : Time Slot)을 구비하도록 되어 있으며, 각 타임슬롯은 156,25비트로 구성하도록 되어 있는 바, 여기서 각 타임슬롯은 단말기의 제어데이터와 트래픽데이터 송신용으로서 기지국 제어기(3)에 의해 할당되게 된다.
또한, 상기 타임슬롯은 그 사용상태에 따라 유효 데이터값이 각각 다르게 설정되게 되는 바, 즉 일반적인 제어데이터 및 트래픽데이터의 경우에는 156,25비트 중에서 최초의 148비트가 유효한 데이터값을 갖는 데이터비트로서 사용되는 한편, 단말기(1)가 기지국(2)에 대해 발신을 요구하거나 또는 기지국(2)으로부터의 호출에 응답하기 위한 임의접속채널(Ramdom Access Channel)의 경우에는 88비트가 유효한 데이터값을 갖는 데이터비트로서 사용되게 된다.
또한, 기지국(2)과 단말기(1)는 13㎒의 클록을 기준으로 동작하여 상기 타임슬롯(TS)을 구성하는 각 비트는 48클록의 길이를 갖도록 함과 더불어, 제2도에 나타낸 바와 같이 상기 8개의 타임슬롯(TS)을 1프레임으로 하여, 제어데이터의 경우에는 51개의 프레임을 포함하는 51-멀티프레임, 트래픽 데이터(음성 및 데이터)의 경우에는 26개의 프레임을 포함하는 26-멀티프레임으로 구성하도록 되어 있다.
그리고, 상기 구성에서 기지국(2)은 각 단말기(1)에 데이터프레임의 개시순간을 나타내기 위한 프레임개시신호와 사용하게 될 타임슬롯 번호를 송출하게 되고, 각 단말기(1)는 상기 프레임개시신호를 근거로 기지국(2)과 데이터 송수신에 대한 동기를 일치시킨 후, 그 할당된 타임슬롯 구간을 통해 기지국(2)과 각종 데이터 송수신을 실행함으로써 사용자에게 통화기능을 제공하도록 되어 있다.
따라서, 상술한 개인통신 시스템에 있어서는 단말기(1)에서 기지국(2)로부터 송출되어 온 타임슬롯 번호를 근거로 테이터송수신을 위한 소정의 스트로브신호를 생성하는 것이 필요하게 되는 바, 본 발명은 특히 148비트로 이루어지는 타임슬롯의 유효데이터구간을 검출하기 위한 개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치를 제공함에 그 목적이 있는 것이다.
상기 목적을 실현하기 위한 본 발명에 따른 개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치는 13㎒의 클록을 기준으로 하여 각 데이터 비트를 48클록을 길이로 함과 더불어, 156,25비트로 하나의 타임슬롯을 구성하면서 각 타임슬롯의 유효데이터 비트수가 148비트로 설정된 개인통신 시스템에 있어서, 13㎒의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 외부로부터 설정된 타임슬롯번호를 저장하는 래치수단, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호와 상기 래치수단에 의해 등록된타임슬롯번호를 비교하여 양 데이터가 일치하는 기간에 대응하는 클록신호를 출력하는 비교수단, 상기 비트동기신호를 148개 계수하여 148비트신호를 출력하는 148비트신호 발생부 및, 상기 비교수단으로부터 클록신호가 출력되는 시점부터 상기 148비트신호 발생부로부터 148비트신호가 출력되는 시점까지의 시간구간동안 소정의 레벨신호를 출력하는 데이터 스트로브신호 출력수단을 포함하여 구성된 것을 특징으로 한다.
상기한 구성으로 된 본 발명에 의하면 13㎒의 클록신호를 근거로 각 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 상기 클록신호를 이용하여 156,25비트의 구간을 갖는 타임슬롯 동기신호를 생성하게 된다.
그리고, 상가 타임슬롯 동기신호의 계수치와 자신에게 할당된 타임스롯 번호를 비교함으로써 할당된 타임슬롯에 대한 스트로브신호를 생성한 후, 이 타임슬롯 스트로브신호와 각 타임슬롯에 따른 148비트신호를 논리적으로 결합함으로써 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성하게 된다.
이하, 도면을 참조하여 본 발명데 따른 실시예를 설명한다.
제3도는 본 발명의 실시예 1에 따른 개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치를 나타낸 구성도이다.
제3도에서 참조번호 30은 클록발생수단(도시되지 않음)으로부터 출력되는 13㎒의 기준클록을 계수하여 그 계수치가 48이 되면 클록신호를 출력하는 비트동기신호 발생부로서, 이는 13㎒의 기준클록을 계수하는 4비트 출력의 제1 카운터(C1)와 이 제1 카운터(C1)의 최상위비트 출력을 인가받아 이를 계수하는 4비트 출력이 제2 카운터(C2), 상기 제1 카운터(C1)의 반전출력과 상기 제2 카운터(C2)의 제1 및 제2 출력을 인가받아 입력신호가 모두 하이레벨이 되면 로우레벨의 신호로 출력하는 낸드게이트(NAND1) 및 이 낸드게이트(NAND1)의 출력을 반전시켜 출력하는 인버터(IV5)를 포함하여 구성되어 있다. 또한 여기서 상기 낸드게이트(NAND1)의 출력은 이 비트동기신호 발생부(10)의 리셋트신호로서 사용되도록 되어 있다.
즉, 상술한 바와 같이 GSM 규격에 따르면 단말기는 13㎒의 클록신호에 동기되어 1비트가 48클록의 크기를 갖도록 되어 있는 바, 상기 비트동기신호 발생부(10)는 13㎒의 기준클록을 제1 및 제2 카운터(C1,C2)로 계수하고 그 계수치가 48이 되었을 때, 즉 제1 카운터(C1)의 출력이 0이고 제2 카운터(C2)의 출력이 11이 되어 제1 및 제2 카운터(C1,C2)의 출력이 전체로 0011 0000이 되었을 때 비트동기신호를 나타내는 클록신호를 출력하도록 된 것이다.
그리고, 상기 낸드게이트(NAND1)의 출력을 후술할 리셋트부(30)의 앤드게이트(AND2,AND3)를 통해 상기 제1 및 제2 카운터(C1,C2)의 클리어 입력단(CLR)으로 인가됨으로써 그 제1 및 제2 카운터(C1,C2)를 리셋트시키게 된다.
이어, 참조번호 40은 상기 비트동기신호 발생부(30)로부터 출력되는 비트동기신호와 13㎒의 기준클록을 근거로 타임슬롯 동기신호를 생성하는 타임슬롯 동기신호 발생부로서, 이는 상기 비트동기신호 발생부(30)에서 출력되는 비트동기신호를 계수하여 그 계수치가 156이 되면 클록신호를 출력하는 156비트 계수부(41)와, 이 156비트 계수부(41)의 출력이 하이레벨로 되면, 상기 13㎒의 기준클록을 계수하여 그 계수치가 12가 될 때 타임슬롯 동기신호로서의 클록신호를 출력하는 12클록 계수부(42)를 포함하여 구성되어 있다.
여기서, 상기 156비트 계수부(41)는 상술한 비트동기신호 발생부(30)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제3 및 제4 4비트 출력 카운터(C3,C4)와, 이 제3 및 제4 카운터(C3,C4)의 출력이 전체로 1001 1100, 즉 156이 되면 그 출력레벨이 로우레벨이 되는 낸드게이트(NAND2) 및, 이 낸드게이트(NAND2)의 출력을 반전시켜서 출력하는 인버터(IV10)를 포함하여 구성되어 있다.
여기서, 상기 156비트 계수부(41)는 상술한 비트동기신호 발생부(30)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제3 및 제4 4비트 출력 카운터(C3,C4)와, 이 제3 및 제4 카운터(C3,C4)의 출력이 전체로 1001 1100, 즉 156이 되면 그 출력레벨이 로우레벨이 되는 낸드게이드(NAND2) 및, 이 낸드게이트(NAND2)의 출력을 반전시켜서 출력하는 인버터(IV10)를 포함하여 구성되어 있다.
또한, 상기 12클로 계수부(42)는 상기 156비트 계수부(41)의 출력와 이후에 설명할 낸드게이트(NAND3)로부터의 출력신호를 논리곱하는 앤드게이트(AND1)와 이 앤드게이트(AND1)로부터의 출력신호가 하이레벨이 되면 상기 13㎒의 기준클록 계수하는 4비트 출력 카운터(C5), 이 카운터(C5)의 출력이 1100, 즉 12가 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND3) 및 이 낸드게이트(NAND3)의 출력을 반전시켜서 출력하는 인버터(IN13)를 포함하여 구성되어 있다. 또한 여기서 상기 낸드게이트(NAND3)의 출력은 상기 카운터(C5)와 상기 156비트 계수부(41)를 구성하는 제3 및 제4카운터(C3,C4)의 클리어 신호로서 사용되도록 되어 있다.
그리고, 참조번호 50은 리셋트부로서, 이는 상기 비트동기신호 발생부(30)의 낸드게이트(NAND1) 출력과 사이 12클록 계수부(42)의 낸드게이트(NAND3) 출력을 논리곱하는 제1앤드게이트(AND2)와, 이 제1 앤드게이트(AND2)의 출력과 프레임개시신호를 논리곱하는 제2 앤드게이트(AND3)를 포함하여 구성되고, 이 제2 앤드게이트(AND3)의 출력은 상기 비트동기신호 발생부(30)를 구성하는 제1 및 제2 카운터(C1,C2)의 클리어 신호로서 입력되도록 되어 있다.
한편, 제3도에서 참조번호 60은 상기 타임슬롯 동기신호 발생부(40)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호를 생성하는 타임슬롯번호 생성부로서, 이는 상기 타임슬롯 동기신호 발생부(40)에서 출력되는 클록신호를 계수하는 카운터(C6)를 구비하여 구성되어 있다. 그리고, 이 카운터(C6)는 최상위비트 출력단(QA4)의 출력값이 인버터(IV14)를 통해 그 클리어 입력단(CLR)으로 인가되게 됨으로써 0에서 7까지(0∼111)의 타임슬롯번호를 계수하게 된다.
또한, 참조부호 LA1은 기록제어신호(I/O WR)가 입력되면(상승 엣지) 데이터버스(35)를 통해 입력되는 타임슬롯번호 데이터를 래치(Latch)하는 래치회로로서, 이 래치회로 (LA1)에는 기지국으로부터 송출된 타임슬롯번호가 등록되게 된다.
또한, 참조번호 CP1은 상기 타임슬롯번호 생성부(60)에서 출력되는 타임슬롯번호와 상기 래치회로 (LA1)에서 출력되는 설정된 타임슬롯번호를 비교하여 양 번호가 일치되면 하이레벨의 비교신호를 출력하는 비교기이다.
또한, 참조번호 70은 상기 156비트 계수부(41)에 구비된 제3 카운터(C3)의 제1, 제2, 및 제4 출력(QA1,QA2,QA4)에 각각 결합된 인버터(IV15,IV16,IV17)와, 상기 제4 카운터(C4)의 제2 및 제3 출력(QB2,QB3)에 각각 결합된 인버터(IV18,IV19) 및 상기 인버터(IV15∼IV19)의 출력과 상기 제3 및 제4 카운터(C3,C4)의 출력(QA3,QB1,QB4)에 결합된 낸드게이트(NAND4)를 구비하여 구성된 148비트신호 발생부로서, 이 148비트 신호 발생부(70)는 상기 156비트 계수부(41)의 제3 및 제4 카운터(C3,C4) 출력(QB4∼QB1, QA4∼QA1)이 1001 0100, 즉 148이 되면 낸드게이트(NAND4)의 입력이 모두 하이레벨이 되면서 그 낸드게이트(NAND4)로부터 로우레벨의 148비트신호가 출력되도록 되어 있다.
그리고, 참조부호 F1은 그 D입력이 전원전압(Vcc)에 결합됨과 더불어 상기 비교기(CP1)의 출력이 클록입력단(CLK)에 결합되고 상기 148비트신호 발생부(70)의 출력이 클리어단(CLR)에 결합되어, 상기 비교기(CP1)로부터 하이레벨의 비교신호가 출력되는 시점부터 상기 148비트신호 발생부(70)로부터 로우레벨의 신호가 출력될 때까지의 시간구간동안 하이레벨의 클록신호, 즉 데이터 스트로브신호를 출력하는 데이터 스트로브신호 출력부이다.
이어, 상기한 구성으로 된 장치의 동작을 제4도 및 제5도에 나타낸 타이밍챠트를 이용하여 보다 구체적으로 설명한다.
제4도에 나타낸 바와 같이 개인통신 시스템에 있어서는 1개의 타임슬롯이 156.25비트로 구성되고, 각 비트는 13㎒의 클록을 기준으로 할 때 48개의 클록기간을 갖게 된다.
따라서, 제3도에 나타낸 장치에 있어서는 우선 13㎒의 클록을 48개 계수하여 각 비트에 따른 동기신호를 생성하고, 이 동기신호를 156개 계수한 후 추가적으로 12개의 기준클록을 계수함으로써 타임슬롯 동기신호를 생성함과 더불어, 상기 동기신호를 148개 계수함으로써 전체 타임슬롯에서의 유효데이터비트에 대응하는 148비트신호를 생성하게 된다.
그리고, 상기 타임슬롯동기신호를 계수하여 그 계수치를 기지국으로부터 송출된 타임슬롯번호와 비교함으로써 기지국제어기에 의해 할당된 타임슬롯에 대한 스트로브신호를 생성한 후, 이 타임슬롯 스트로브신호와 상기 148비트신호를 논리적으로 결합함으로써 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성하게 된다.
즉, 제4도 (b)에 나타낸 바와 같이 프레임개시신호가 로우레벨로 강하되어 비트동기신호 발생부(30)의 제1 및 제2 카운터(C,C2)가 클리어 된 후, 그 프레임개시신호가 다시 하이레벨로 상승하게 되면, 비트동기신호 발생부(30)의 제1 및 제2 카운터(C1,C2)가 계수동작을 실행하면서 그에 따른 계수치를 그 출력단(QA1∼QA4, QB1∼QB4)을 통해 출력하게 된다.
그리고, 이때 상기 제1 카운터(C1)의 출력단(QA∼QA4)은 인버터(IV1∼IV4)를 통해서, 제2 카운터(C2)의 출력단(QB1,QB2)은 직접적으로 낸드게이트(NAND1)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND1)는 상기 제1 카운터(C1)의 출력(QA1∼QA4)이 모두 0이고 제2 카운터(C2)의 출력(QB1,QB2)이 11일 때, 즉 제1 및 제2 카운터(C1,C2)에 의한 출력값(QB4,QB3,QB2,QB1,QA4,QA3,QA2,QA1)이 0011 0000, 즉 48이 될 때 로우레벨의 신호를 출력하게 된다.
또한, 상기 낸드게이트(NAND1)의 출력은 리셋트부(50)의 제1 및 제2 앤드게이트(AND2, AND3)을 통해서 상기 제1 및 제2 카운터(C1, C2)의 클리어 입력단(CLR)으로 인가되어 제1 및 제2 카운터(C1, C2)를 리셋트시킴과 더불어 인버터(IV5)를 통해서 출력되게 되는바, 이에 따라 상기 비트동기신호 발생부(30)에서는 제4도(C)에 나타낸 바와 같은 각 비트신호에 대응된 비트동기신호가 출력되게 된다.
한편, 상기 비트동기신호 발생부(30)에서 출력되는 클록신호는 타임슬롯동기신호 발생부(40)의 156비트 계수부(41)에 의해 계수되게 되는바, 이 156비트 계수부(41)는 상술하나 비트동기신호 발생부(30)와 마찬가지로 입력되는 클록신호는 직렬접속된 제3 및 제4 카운터(C3, C4)를 이용하여 계수하게 된다.
그리고, 상기 제1 및 제2 계수부(C3, C4)의 출력단(QA1,QA2,QB2,AB3)이 인버터(IV6∼IV9)를 통해서 낸드게이트(NAND2)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND2)는 상기 제3 및 제4 카운터(C3,C4)의 출력(QB4∼QB1, QA4∼QA1)이 1001 1100, 즉 156이 될 때 로우레벨로 되게 된다.
즉, 상기 156비트 계수부(21)는 제6도(D)에 나타낸 바와 같이 비트동기신호가 156회 입력될 때 하이레벨의 신호를 출력하게 된다.
이어, 12클록 계수부(42)는 상기 156비트 계수부(41)로부터의 출력이 하이레벨이 되어, 클리어단(CLR)으로 인가되는 클리어신호가 하이레벨로 되게 되면 카운터(C5)가 클록입력단(CLK)으로 입력되는 13㎒의 클록신호를 계수하게 되고, 상술한 동작과 마찬가지로 이 카운터(C5)의 계수치가 12, 즉 그 출력(QA4∼QA1)이 1100이 되면 낸드게이트(NAND3)의 출력이 로우레벨이 되게 됨으로써 인버터(IV13)로부터는 제6도(e)에 나타낸 바와 같이 타임슬롯의 구간에 대응하는 동기신호가 출력되게 된다.
그리고, 상기 낸드게이트(NAND3)의 로우레벨 출력은 상기 리셋트부(50)의 제1 및 제2 앤드게이트(AND2, AND3)를 통해 비트동기신호발생부(30)로 인가되어 그 제1 및 제2 카운터(C1, C2)를 클리어시킴과 더불어 156비트 계수부(51)의 제1 및 제2 카운터(C3, C4)와 12클록 계수부(52)의 카운터(C5)를 클리어시킴으로써 장치 전체를 초기화시키게 된다.
즉, 상기 비트동기신호 발생부(30)와 타임슬롯동기신호 발생부(40)는 상술한 동작을 반복적으로 실행하여 지속적으로 타임슬롯에 대응하는 동기신호를 생성하여 출력하게 된다. 따라서, 상기 타임슬롯동기신호 발생부(40)에서는 제5도 (b)에 나타낸 바와 같이 각 타임슬롯에 대응하는 동기신호가 출력되게 된다.
이어, 타임슬롯번호 생성부(60)는 카운터(C6)가 상기 타임슬롯동기 신호 발생부(40)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호 데이터를 출력하게 되는 바, 이때 카운터(C6)은 그 하위 3비트가 출력으로서 설정되어 있기 때문에 1부터 7까지(TS1∼TS7)의 타임슬롯번호, 즉 001∼111의 타임슬롯번호를 출력한 후 출력(QA4, QA3, QA2, QA1)이 1000이 될 때 클리어되어 0, 즉 TS0의 타임슬롯번호를 출력하게 된다.
그리고, 상기 타임슬롯번호 생성부(60)에서 출력되는 타임슬롯번호는 래치회로(LA1)에 등록되어 있는 타임슬롯번호와 비교기(CP1)에서 비교되게 되는 바, 예컨대 상기 래치회로(LA1)에 등록되어 있는 타임슬롯번호가 4, 즉 래치회로(LA1)의 출력 Q2, Q1, Q0가 100인 경우에는 제5도 (c)에 나타낸 바와 같이 타임슬롯동기신호 발생부(40)로부터 5번째의 클록신호가 출력되어 타임슬롯번호 생성부960)의 출력값이 110이 되면 그 출력신호가 다시 로우레벨로 강하되게 됨으로써 해당 타임슬롯에 대응하는 스트로브신호가 출력되게 된다.
한편, 상기 156비트 계수부(41)의 제3 및 제4 카운터(C3,C4)의 출력은 148비트신호 발생부(70)에 인가되게 되는 바, 이 148비트신호 발생부(70)는 제4도 (F)에 나타낸 바와 같이 상기 제3 및 제4 카운터(C3,C4)의 출력(QB4∼QB1, QA4∼QA1)이 1001 0100, 즉 148인 경우에 로우레벨의 신호를 출력하게 된다.
그리고, 상기 비교기(CP1)로부터 출력되는 타임슬롯 스트로브신호 신호는 D플립플롭(F1)의 클록입력단(CLK)에 인가되는 한편, 상기 148비트신호 발생부(70)로부터 출력되는 148비트신호는 D플립플롭(F1)의 클리어단(CLR)으로 인가되게 되는 바, 이에 따라 상기 D플립플롭(F1)의 출력단(Q)으로부터는 제5도 (e)에 나타낸 바와 같이 할당된 타임슬롯의 유효 데이터비트에 대한 스트로브신호가 출력되게 된다.
즉, 상기 실시예에 의하면, 우선 13㎒의 기준클록을 근거로 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 기준클록을 이용하여 156,25비트의 구간을 갖는 타임슬롯동기신호를 생성하게 된다.
그리고, 상기 타임슬롯 동기신호의 계수치와 자신에게 할당된 타임슬롯 번호를 비교함으로써 데이터 송수신을 위한 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성한 후, 이 타임슬롯 스트로브신호와 각 타임슬롯에 따른 148비트신호를 논리적으로 결합함으로써 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성하게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 기지국으로부터 송출되는 프레임개시신호 및 타임슬롯번호와 자체적으로 발생시킨 13㎒의 클록신호를 근거로 148비트의 유효데이터비트를 갖는 타임슬롯에 대한 데이터 스트로브신호를 발생시킬 수 있는 개인통신용 단말기의 할당된 타임슬롯데에 대한 데이터 스트로브신호 발생장치를 실현할 수 있게 된다.
또한, 상기 실시예에 있어서는 상기 타임슬롯 동기신호의 계수치와 자신에게 할당된 타임슬롯 번호를 비교함으로써 데이터 송수신을 위한 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성한 후, 이 타임슬롯 스트로브신호와 각 타임슬롯에 따른 148비트신호를 논리적으로 결합함으로써 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성하였으나, 본 발명은 상기 타임슬롯 스트로브신호와 각 타임슬롯에 따른 88비트신호를 논리적으로 결합함에 있어서도 동일한 방식으로 적용하여 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성할 수 있게 된다.

Claims (1)

13㎒의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이로 함과 더불어, 156,25비트로 하나의 타임슬롯을 구성하면서 임의접속채널의 유효데이터비트수를 148비트로 설정하도록 된 개인통신 시스템에 있어서, 13㎒의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 외부로부터 설정된 타임슬롯번호를 저장하는 래치수단, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호와 상기 래치수단에 의해 등록된 타임슬롯번호를 비교하여 양 데이터가 일치하는 기간에 대응하는클록신호를 출력하는 비교수단, 상기 비트동기신호를 148개 계수하여 148비트신호를 출력하는 148비트신호 발생부 및 상기 비교수단으로부터 클록신호가 출력되는 시점부터 상기 148비트신호 발생부로부터 148비트신호가 출력되는 시점까지의 시간구간동안 소정의 레벨신호를 출력하는 데이터 스트로브신호 출력수단을 포함하여 구성된 것을 특징으로 하는 개인통신용 단말기의 할당된 타임슬롯에 대한 데이터 스트로브신호 발생장치.
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