KR0179212B1

KR0179212B1 - 개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치

Info

Publication number: KR0179212B1
Application number: KR1019950067480A
Authority: KR
Inventors: 곽재봉
Original assignee: 유기범; 대우통신주식회사
Priority date: 1995-12-29
Filing date: 1995-12-29
Publication date: 1999-05-15
Also published as: KR970055982A

Abstract

본 발명은 기지국에서 단말기로 저속결합제어채널(SACCH)에 대한 제어데이터를 전송하게 되면 단말기는 기지국을 통해 할당된 저속결합제어채널번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 저속결합제어채널에 대한 인터럽트신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치에 관한 것으로, 이는 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이로 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 기준클록을 생성하여 이 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성한 다음 이 비트동기신호와 기준클록을 근거로 타임슬롯 동기신호 및 149비트 클록신호를 생성하게 된다. 이어, 이 타임슬롯 동기신호를 계수하여 현재의 타임슬롯번호를 산정하고 이 타임슬롯번호와 외부로부터 할당된 독립제어채널번호를 근거로 각 프레임의 1번째 타임슬롯 중 할당된 타임슬롯에 대응하는 스트로브신호를 출력하게 된다. 그리고, 상기 타임슬롯번호를 근거로 프레임동기신호를 생성하고 이 프레임동기신호를 계수하여 프레임번호를 산정한 다음, 기지국을 통해 할당된 독립제어채널번호를 근거로 이 독립제어채널번호에 대한 데이터와 상기 프레임번호 계수수단으로부터 출력되는 프레임번호 데이터를 비교하여 양 데이터가 일치하게 되면 하이레벨의 신호를 출력함과 더불어 이 출력신호와 상기 149비트클록신호를 근거로 개인통신용 단말기의 업링크시 독립제어채널에 대한 인터럽트신호를 발생하게 된다.

Description

개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치

제1도는 개인통신 시스템의 전반적인 구성을 나타낸 시스템구성도.

제2도는 제1도에 나타낸 개인통신 시스템에 있어서의 송수신 데이터의 프레임구성을 나타낸 구성도.

제3도는 기지국과 단말기간에 음성데이터를 송수신하기 위한 트래픽채널의 26-멀티프레임의 구성을 나타낸 데이터 구성도.

제4도는 기지국과 단말기간에 제어데이터를 송수신하기 위한 제어채널의 51-멀티프레임의 구성을 나타낸 데이터 구성도.

제5도는 본 발명의 실시예 1에 따른 개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치의 구성을 나타낸 회로구성도.

제6도 내지 제9도는 제5도에 나타낸 장치의 동작을 설명하기 위한 타이밍챠트.

* 도면의 주요부분에 대한 부호의 설명

1 : 단말기 2(2₁∼2n) : 기지국

3(3₁∼3n) : 기지국 제어기 4 : 교환기

5 : 인증센터 10 : 비트동기신호 발생부

20 : 타임슬롯 동기신호 발생부 21 : 156비트신호 발생부

22 : 12클록 계수부 30 : 148비트신호 발생부

40 : 리셋트부 50 : 타임슬롯번호 생성부

60 : 타임슬롯 스트로브신호 발생부 70 : 프레임동기신호 생성부

80 : 프레임번호 계수부 90 : 클록신호 출력부

100 : 저속결합제어채널 인터럽트신호 발생부

AND1∼AND10 : 앤드게이트 C1∼C10 : 카운터

CP1∼CP4 : 비교기 IV1∼IV27 : 인버터

LA : 래치회로 MUX1∼MUX7 : 멀티플렉서

ADD1,ADD2 : 가산기 F1∼F4 : 플립플롭

NAND1∼NAND5 : 낸드게이트

본 발명은 휴대용 전화기 등의 개인통신장치에 관한 것으로, 특히 단말기에서 기지국으로 저속결합제어채널(SACCH:Slow Associated Control Channel)에 대한 제어데이터를 송신하는 경우에 기지국을 통해 할당된 저속결합제어채널번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 기지국에서 그 제어데이터의 종료를 인식하도록 하기 위해 인터럽트신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치에 관한 것이다.

최근, 통신기술이 급속도로 발전되면서 개인이 임의의 장소에서 또는 한 장소에서 다른 장소로 이동하면서 다른 사람과 통신을 행할 수 있도록 된 개인통신 시스템이 개발되어 일반화되고 있다.

이러한 개인통신 시스템은 크게 TDMA(Time Division Multiple Access) 방식과 CDMA(Code Division Multiple Access) 방식으로 분할되어 있는 바, 여기서 TDMA 방식은 시스템의 안정성과 기술의 완성도가 높다는 이유로 전세계적으로 폭넓게 사용되고 있다.

제1도는 개인통신 시스템, 특히 TDMA 방식에 따른 개인통신 시스템의 구성을 개략적으로 나타낸 구성도로, 도면에서 참조번호 1은 개인이 휴대하게 되는 단말기이고, 2(2₁∼2n)는 다수의 단말기(1)와 각종 데이터를 송수신하여 단말기(1)에 대한 무선신호의 송수신과 통신프로토콜의 변환 및 암호화/복호화 등을 실행하는 기지국, 3(3₁∼3n)은 다수의 기지국(2:2₁∼2n)을 관리하면서 각 단말기(1)에 대한 통신채널의 할당제어와 핸드오버(Hand Over) 결정 등의 기능을 수행하는 기지국 제어기, 4는 이 기지국 제어기(3)와 국선 또는 국설교환기와 이후에 설명할 인증센터(5)를 연결처리하는 교환기, 5는 각 단말기(1)에 대한 고유번호 등을 구비하여 임의의 단말기(1)에 대한 사용허가와 과금처리 등을 실행하는 인증센터이다.

상기 구성으로 된 개인통신 시스템에 있어서는 임의의 단말기(1)가 특정한 지역내에 있게 되면, 그 지역을 관할하는 기지국(2)은 해당 단말기(1)의 존재를 확인하여 이를 기지국 제어기(3)로 보고하게 되고, 기지국 제어기(3)는 그 단말기(1)의 등록상태를 인증센터(5)로부터 확인한 후 기지국(2)을 통해 통화에 필요한 암호코드 등을 할당함으로써 해당 단말기(1)를 사용가능 상태로 설정함과 더불어, 다른 단말기(1)로부터의 호출 등을 해당 단말기(1)로 연결시켜 주게 된다.

그런데, 상기한 개인통신 시스템에 있어서는 상술한 바와 같이 기지국(2)과 단말기(1)가 무선통신을 통해 데이터를 송수신함으로써 개인에 대한 통화기능을 제공하도록 되어 있기 때문에 기지국(2)과 단말기(1)간의 데이터 송수신을 위해 그 송수신방법이나 송수신 데이터의 규격을 일치시킬 필요가 있게 된다. 이러한 점을 고려하여 일반적으로 TDMA 방식의 개인통신 시스템에 있어서는 GSM(Global System for Mobile communication) 규격에 따라 시스템을 구성하도록 되어 있다.

상기 GSM 규격에 따르면, 상기 기지국 제어기(3)와 기지국(2)은 LAPD 프로토콜, 기지국(2)과 단말기(1)는 LAPDm 프로토콜에 따라 데이터의 송수신을 행하도록 되어 있다.

또한, GSM 규격에 따르면 각 기지국(또는 단말기)은 데이터 송수신을 위한 4개의 무선캐리어를 구비하고 각 무선캐리어에 대해 8개의 타임슬롯(TS:Time Slot)을 구비하도록 되어 있으며, 각 타임슬롯은 156.25비트로 구성하도록 되어 있는 바, 여기서 각 타임슬롯은 단말기의 제어데이터와 트래픽데이터 송신용으로서 기지국 제어기(3)에 의해 할당되게 된다.

또한, 기지국(2)과 단말기(1)는 13MHz의 클록을 기준으로 동작하여 상기 타임슬롯(TS)을 구성하는 각 비트는 48클록의 길이를 갖도록 함과 더불어, 제2도에 나타낸 바와 같이 상기 8개의 타임슬롯(TS)을 1프레임으로 하여, 제어데이터의 경우에는 51개나 102개의 프레임을 포함하는 51-멀티프레임이나 102-멀티프레임, 트래픽데이터(음성 및 데이터)의 경우에는 26개의 프레임을 포함하는 26-멀티프레임으로 구성하고, 이 26-멀티프레임을 51개 취합하거나 상기 51-멀티프레임을 26개, 또는 102-멀티프레임을 13개 취합하여 슈퍼프레임(Super Frame)을 구성하도록 되어 있다.

그리고, 상기 구성에서 기지국(2)은 각 단말기(1)에 데이터프레임의 개시순간을 나타내기 위한 프레임개시신호와 사용하게 될 타임슬롯 번호를 송출하게 되고, 각 단말기(1)는 상기 프레임개시신호를 근거로 기지국(2)과 데이터 송수신에 대한 동기를 일치시킨 후, 각 데이터프레임의 할당된 타임슬롯 구간을 통해 기지국(2)과 각종 데이터, 예를 들어 음성데이터나 제어데이터의 송수신을 실행함으로써 사용자에게 통화기능을 제공하도록 되어 있다.

제3도는 기지국(2)과 단말기(1)간에 음성데이터를 송수신하기 위한 트래픽채널의 26-멀티프레임의 구성을 나타낸 데이터 구성도로서, 제3도에서 (a)는 기지국(2)으로부터 단말기(1)로 송신되는 데이터프레임과 단말기(1)로부터 기지국(2)으로 송신되는 데이터프레임의 관계를 나타낸 것이고, (b)와 (c)는 특정한 단말기에서 자신에게 할당된 타임슬롯을 통해 수신되는 데이터를 취합한 결과를 나타낸 26-멀티프레임 형태의 채널조합을 나타낸 것으로, (b)는 하나의 타임슬롯을 하나의 단말기가 사용하는 경우를 나타내고 (c)는 하나의 타임슬롯을 2개의 단말기가 공유하여 사용하는 경우를 나타낸 것이다.

제3도 (a)에 나타낸 바와 같이 개인통신 시스템에 있어서는 다운링크와 업링크는 90MHz의 주파수차이를 갖도록 되어 있고, 다운링크는 업링크에 대해 3개의 타임슬롯이 시프트(Shift)된 타임슬롯으로 그 사용 타임슬롯이 자동으로 설정되도록 되어 있다.

즉, GSM 규격에 의하면, 단말기(1)는 기지국 제어기(3)에 의해 업링크에 대한 주파수와 그 타임슬롯 번호를 할당받게 되면 업링크 주파수에 대해 90MHz 낮은 주파수와 3타임슬롯 지연된 타임슬롯으로 다운링크에 대한 주파수 및 타임슬롯을 설정하도록 되어 있다.

그리고, 제3도 (b)에 나타낸 바와 같이 트래픽채널(T)을 12개의 타임슬롯, 즉 12개의 프레임을 통해 송신한 후에는 단말기(1)와 기지국(2)이 송수신거리에 따른 타이밍조정을 위한 저속결합제어채널(A:Slow Associated Control Channel)을 송신하고, 이어 다시 12개의 음성채널을 송신한 후에는 아이들(Idle)을 위한 타임슬롯을 배정하게 된다.

또한, 제3도 (c)와 같이 하나의 타임슬롯을 2개의 단말기에서 공유하여 사용하는 경우, 즉 하프 레이트(Half Rate) 방식의 경우에는 12개의 트래픽채널(T,t)을 송신한 후 제1단말기에 대한 저속결합제어채널(A)을 송신하고, 이어 다시 12개의 트래픽채널(T,t)을 송신한 후에 제2단말기에 대한 저속결합제어채널(a)을 송신하게 된다.

한편, 제4도는 기지국(2)과 단말기(1)간에 제어데이터를 송수신하기 위한 제어채널의 51-멀티프레임의 구성을 나타낸 것으로, 이는 제3도 (b) 및 (c)와 같이 특정한 단말기에서 자신에게 할당된 타임슬롯을 통해 수신되는 데이터를 취합한 결과를 나타낸 것이다.

또한, 제4도에서 참조번호 F는 단말기의 주파수수정을 위한 주파수수정채널(FCCH)이고, S는 단말기에서 기지국과의 프레임동기를 맞추도록 하기 위한 동기채널(SCH), B는 단말기에 대해 기지국의 각종 상태나 주위 기지국의 정보 등과 같이 단말기가 기지국에 대해 접속을 하기 위한 각종 데이터를 송출하기 위한 방송제어채널(BCCH), C는 단말기로부터의 발신요구에 대한 응답을 위한 억세스허용채널(AGCH)이나 단말기에 대해 호출신호를 송출하기 위한 호출채널(PCH) 또는 핸드오버기능을 위한 고속결합제어채널(FACCH)등과 같은 각종 제어데이터를 송수신하기 위한 공통제어채널(CCCH), R은 단말기가 기지국에 대해 발신을 요구하거나 기지국으로부터의 호출신호에 응답하기 위한 임의접속채널(RACH), D0∼D7은 단말기를 등록하기 위해 인증처리를 진행하거나 호설정과 관련된 각종 제어데이터를 송수신하기 위한 독립제어채널(SDCCH), A0∼A7은 단말기가 기지국에 대해 접속처리를 진행하거나 또는 다른 단말기와의 통화중에 송수신되는 신호의 강도나 그 타이밍 어드밴스의 값을 송수신하기 위한 저속결합제어채널(SACCH)로서, 개인통신 시스템에 있어서는 상기한 각종 제어채널을 제4도에 나타낸 바와 같이 결합함으로써 필요한 각종 제어데이터를 송수신하도록 되어 있다.

따라서, 상술한 개인통신용 단말기에 있어서는 상기한 각종 트래픽채널이나 제어채널을 통한 데이터를 송수신하기 위한 타이밍 신호를 생성하는 것이 필요하게 된다.

이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 단말기에서 기지국으로 저속결합제어채널(SACCH)에 대한 제어데이터를 송신하는 경우에 기지국을 통해 할당된 저속결합제어채널번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 기지국에서 그 제어데이터의 종료를 인식하도록 하기 위해 인터럽트신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치를 제공함에 그 목적이 있다.

상기한 목적을 실현하기 위한 본 발명에 따른 개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치는 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이로 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯 동기신호를 생성하는 타임슬롯 동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 149비트클록신호를 생성하는 149비트클록신호 발생수단, 상기 타임슬롯 동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호를 근거로 각 프레임의 1번째 타임슬롯에 대응하는 스트로브신호를 출력하는 타임슬롯 스트로브신호 발생수단, 상기 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호를 근거로 프레임동기신호를 출력하는 프레임동기신호 생성수단, 상기 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 프레임번호 데이터를 출력하는 프레임번호 계수수단, 기지국을 통해 할당된 독립제어채널번호를 저장하기 위한 래치수단, 상기 래치수단의 독립제어채널번호데이터를 근거로 그에 대응되는 기준데이터를 출력하는 기준데이터 출력수단, 102-멀티프레임 중 전/후단 51-멀티프레임을 선택하기 위한 선택신호 출력수단 및, 상기 프레임번호 계수수단으로부터 출력되는 프레임번호와 상기 데이터출력수단으로부터 출력되는 데이터를 비교하여 양 데이터가 일치하게 되면 하이레벨의 신호를 출력함과 더불어 상기 선택신호 출력수단의 출력신호를 근거로 상기 출력신호와 상기 149비트클록신호를 논리곱하여 저속결합제어채널에 대한 인터럽트신호를 발생하는 발생수단을 포함하여 구성된 것을 특징으로 한다.

즉, 상기한 구성에 의하면, 단말기에서 기지국으로 저속결합제어채널에 대한 제어데이터를 전송함에 있어서 단말기는 기지국으로부터 송신된 저속결합제어채널번호와 149비트클록신호를 근거로 저속결합제어채널에 대한 인터럽트신호를 생성할 수 있게 된다.

제5도는 본 발명의 실시예 1에 따른 개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치의 구성을 나타낸 회로 구성도로서, 제5도 (a)에서 참조번호 10은 클록발생수단(도시되지 않음)으로부터 출력되는 13MHz의 기준클록을 계수하여 그 계수치가 48이 되면 클록신호를 출력하는 비트동기신호 발생부로서, 이는 13MHz의 기준클록을 계수하는 4비트 출력의 제1카운터(C1)와 이 제1카운터(C1)의 최상위 비트 출력을 인가받아 이를 계수하는 4비트 출력의 제2카운터(C2), 상기 제1카운터(C1)의 반전출력과 상기 제2카운터(C2)의 제1 및 제2출력을 인가받아 입력신호가 모두 하이레벨이 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND1) 및 이 낸드게이트(NAND1)의 출력을 반전시켜 출력하는 인버터(IV5)를 포함하여 구성되어 있다. 또한, 여기서 상기 낸드게이트(NAND1)의 출력은 이 비트동기신호 발생부(10)의 리셋트신호로서 사용되도록 되어 있다.

즉, 상술한 바와 같이 GSM 규격에 따르면 단말기는 13MHz의 클록신호에 동기되어 1비트가 48클록의 크기를 갖도록 되어 있는 바, 상기 비트동기신호 발생부(10)는 13MHz의 기준클록을 제1 및 제2카운터(C1,C2)로 계수하고 그 계수치가 48이 되었을 때, 즉 제1카운터(C1)의 출력이 0이고 제2카운터(C2)의 출력이 11이 되어 제1 및 제2카운터(C1,C2)의 출력이 전체로 0011 0000이 되었을 때 비트동기신호를 나타내는 클록신호를 출력하도록 된 것이다.

그리고, 상기 낸드게이트(NAND1)의 출력은 후술할 리셋트부(30)의 앤드게이트(AND2,AND3)를 통해 상기 제1 및 제2카운터(C1,C2)의 클리어 입력단(CLR)으로 인가됨으로써 그 제1 및 제2카운터(C1,C2)를 리셋트시키게 된다.

이어, 참조번호 20은 상기 비트동기신호 발생부(10)로부터 출력되는 비트동기신호와 13MHz의 기준클록을 근거로 타임슬롯 동기신호를 생성하는 타임슬롯 동기신호 발생부로서, 이는 상기 비트동기신호 발생부(10)에서 출력되는 비트동기신호를 계수하여 그 계수치가 156이 되면 클록신호를 출력하는 156비트 계수부(21)와, 이 156비트 계수부(21)의 출력이 하이레벨로 되면, 상기 13MHz의 기준클록을 계수하여 그 계수치가 12가 될 때 타임슬롯 동기신호로서의 클록신호를 출력하는 12클록 계수부(22)를 포함하여 구성되어 있다.

여기서, 상기 156비트 계수부(21)는 상술한 비트동기신호 발생부(10)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제1 및 제2 4비트 출력 카운터(C3,C4)와, 이 제1 및 제2카운터(C3,C4)의 출력이 전체로 1001 1100, 즉 156이 되면 그 출력레벨이 로우레벨이 되는 낸드게이트(NAND2) 및, 이 낸드게이트(NAND2)의 출력을 반전시켜서 출력하는 인버터(IV10)를 포함하여 구성되어 있다.

또한, 상기 12클록 계수부(22)는 상기 156비트 계수부(21)의 출력과 이후에 설명할 낸드게이트(NAND3)로부터의 출력신호를 논리곱하는 앤드게이트(AND1)와 이 앤드게이트(AND1)로부터의 출력신호가 하이레벨이 되면 상기 13Mhz의 기준클록을 계수하는 4비트 출력 카운터(C5), 이 카운터(C5)의 출력이 1100, 즉 12가 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND3) 및 이 낸드게이트(NAND3)의 출력을 반전시켜서 출력하는 인버터(IV13)를 포함하여 구성되어 있다. 또한 여기서 상기 낸드게이트(NAND3)의 출력은 상기 카운터(C5)와 상기 156비트 계수부(21)를 구성하는 제1 및 제2카운터(C3,C4), 이후에 설명할 148비트 신호 발생부(30)를 구성하는 제1 및 제2카운터(C6,C7) 클리어 신호로서 사용되도록 되어 있다.

한편, 참조번호 30은 상기 비트동기신호 발생부(10)로부터 출력되는 비트동기신호를 근거로 각 프레임의 148비트 신호를 출력하는 148비트신호 발생부로서, 이는 상기 156비트 계수부(21)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제1 및 제2 4비트 출력 카운터(C6,C7)와, 이 제1 및 제2카운터(C6,C7)의 출력이 전체로 1001 0100, 즉 148이 되면 그 출력레벨이 로우레벨이 되는 낸드게이트(NAND4), 이 낸드게이트(NAND4)의 출력신호를 반전시켜서 출력하는 인버터(IV19), D-입력단이 전원전압(Vcc)에 결합되고 상기 인버터(IV19)로부터의 출력신호가 클록입력단(CK)에 결합됨으로써 이 인버터(IV19)의 출력신호에 따라 그 반전출력신호를 출력하는 D-플립플롭(F4) 및, 이 D-플립플롭(F4)으로부터의 출력신호와 상기 비트동기신호 발생부(10)로부터 출력되는 비트동기신호를 논리곱하는 앤드게이트(AND5)를 포함하여 구성되어 있다.

그리고, 참조번호 40은 리셋트부로서, 이는 상기 비트동기신호 발생부(10)의 낸드게이트(NAND1) 출력과 상기 12클록 계수부(22)의 낸드게이트(NAND3) 출력을 논리곱하는 제1앤드게이트(AND2)와, 프레임개시신호와 이후에 설명할 51-멀티프레임 동기신호를 논리곱하는 제2앤드게이트(AND4), 상기 제1앤드게이트(AND2)의 출력과 상기 제2앤드게이트(AND4)의 출력을 논리곱하는 제3앤드게이트(AND3)를 포함하여 구성되고, 이 제3앤드게이트(AND3)의 출력은 상기 비트동기신호 발생부(10)를 구성하는 제1 및 제2카운터(C1,C2)의 클리어 신호로서 입력되도록 되어 있다.

한편, 제5도에서 참조번호 50은 상기 타임슬롯 동기신호 발생부(20)에서 출력되는 타임슬롯 동기신호를 계수하여 타임슬롯번호를 생성하는 타임슬롯번호 생성부로서, 이는 상기 타임슬롯 동기신호 발생부(20)에서 출력되는 클록신호를 계수하는 카운터(C8)를 구비하여 구성되어 있다. 그리고, 이 카운터(C8)는 최상위 비트 출력단(QA4)의 출력값이 인버터(IV20)를 통해 그 클리어 입력단(CLR)으로 인가되게 됨으로써 0에서 7까지(0∼111)의 타임슬롯번호를 계수한 후, 그 계수치가 8이 될 때, 즉 출력단(QA4∼QA1)이 1000이 될 때 클리어되어 다시 계수동작을 실행하도록 되어 있다.

또한, 참조번호 60은 타임슬롯 스트로브신호 발생부로서, 이는 상기 타임슬롯번호 생성부(50)에서 출력되는 타임슬롯번호가 '0' 즉, 각 프레임의 1번째 타임슬롯(이하, 0-타임슬롯이라 칭함)에서 하이레벨의 비교신호를 출력하는 제1비교기(CP1), 상기 타임슬롯번호 생성부(50)에서 계수된 타임슬롯번호가 '1' 즉, 2번째 타임슬롯에서 하이레벨의 비교신호를 출력하는 제2비교기(CP2), 그리고 상기 제1 및 제2비교기(CP1,CP2)의 출력을 반전시켜 출력하는 인버터(IV21,IV22) 및, 이 인버터(IV21,IV22)를 통해 입력되는 상기 제1 및 제2비교기(CP1,CP2)로 부터의 출력신호에 따라 프리셋트(PRESET) 및 클리어(CLEAR)되어 각 프레임의 1번째 타임슬롯에 대응하는 스트로브신호를 출력하는 D-플립플롭(F1)을 포함하여 구성되어 있다.

한편, 제5도에서, 참조번호 70은 상기 타임슬롯번호 생성부(50)로 부터의 출력값(QA4∼QA1)이 8이 될 때마다 소정의 클록신호를 출력하는 프레임동기신호 생성부로서, 이는 상기 타임슬롯번호 생성부(50)에 구비된 카운터(C8)의 하위 3비트 출력(QA1∼QA3)에 각각 접속된 인버터(IV23∼IV25)와, 이 인버터(IV23∼IV25)의 출력값과 상기 카운터(C8)의 출력단(QA4)으로부터 출력되는 출력값을 입력으로 하는 낸드게이트(NAND5) 및, 이 낸드게이트(NAND5)의 출력값을 반전시켜 출력하는 인버터(IV26)를 구비하여 구성되어 있다.

즉, 상기 프레임동기신호 생성부(70)는 상기 타임슬롯번호 생성부(50)로부터 1000, 즉 8이 입력될 때마다 소정의 펄스폭을 갖는 클록신호를 출력하게 된다. 또한, 이때 상기 펄스폭은 상기 타임슬롯번호 생성부(50)의 인버터(IV20)에 의한 신호지연시간에 의해 설정되게 된다.

또한, 참조번호 80은 상기 프레임동기신호 생성부(70)에서 출력되는 프레임동기신호를 계수하여 프레임번호를 생성하는 프레임번호 계수부로서, 이는 상기 프레임동기신호 생성부(70)에서 출력되는 클록신호를 계수하는 직렬접속의 카운터(C9,C10)를 구비하여 구성되어 있다.

또한, 참조부호 CP3은 데이터입력단(P0∼P7)을 통해 입력되는 데이터값, 즉 상기 프레임번호 계수부(80)의 카운터(C9,C10)로부터 입력되는 프레임번호 테이터와 데이터입력단(Q0∼Q7)으로 입력되는 기준 데이터값을 비교하여 양 데이터값이 일치하는 경우에는 하이레벨의 신호를 출력하는 비교기로서, 여기서 이 비교기(CP3)의 기준 데이터값은 Q7∼Q0이 0011 0011, 즉 516으로 설정되어 있다.

그리고, 상기 비교기(CP3)의 출력은 이후에 설명할 클록신호 출력부(90)로 인가됨과 더불어, 인버터(IV27)를 통해 상기 프레임번호 계수부(80)를 구성하는 카운터(C9,C10)의 클리어 입력단(CLR)으로 인가되게 되는 바, 이에 따라 상기 카운터(C9,C10)는 상기 비교기(CP3)로부터 하이레벨의 비교신호가 출력되게 되면 그와 동시에 클리어되게 된다.

또한, 참조번호 90은 상기 비교기(CP3)로부터 하이레벨신호가 출력되면 그 신호의 상승엣지(Rising Edge)에서 로우레벨의 클록신호를 출력하는 클록신호 출력부로서, 이는 상기 비교기(CP3)의 출력신호가 클록입력단(CLK)에 결합되고 D입력단이 전원전압(Vcc)에 결합된 D-플립플롭(F2)을 구비하여 구성되고, 이 D-플립플롭(F2)은 그 출력()과 외부로부터의 리셋트신호()가 앤드게이트(AND6)를 통해 인가되어 클리어되도록 되어 있다.

또한, 참조번호 100은 저속결합제어채널에 대한 인터럽트신호를 발생하는 저속결합제어채널 인터럽트신호 발생부로서, 이는 그 반전출력()이 D입력단에 결합되고 상기 비교기(CP3)로부터 하이레벨신호가 인가됨에 따라 이후에 설명할 멀티플렉서(MUX7)의 데이터 입력단(1A,1B)에 인가되는 데이터를 변환출력하기 위한 D-플립플롭(F3), 도시되지 않은 마이크로 프로세서로부터의 기록제어신호(I/O WR)가 입력되면(상승엣지) 데이터버스를 통해 입력되는 저속결합제어채널번호 데이터를 래치(Latch)하는 래치회로(LA), 이 래치회로(LA)로부터 출력되는 설정된 독립제어채널번호 데이터를 근거로 전원전압(Vcc)에 연결된 각 데이터 입력단(1A∼4A,1B∼4B)의 데이터를 선별적으로 출력하기 위한 제1 내지 제4멀티플렉서(MUX∼MUX4), 이 제1 내지 제4멀티플렉서(MUX1∼MUX4)의 출력단에 연결된 데이터 입력단(1A∼4A,1B∼4B)의 데이터를 선별적으로 출력하기 위한 제5 및 제6멀티플렉서(MUX5,MUX6), 상기 래치회로(LA)로부터의 선택신호에 따라 하이 또는 로우레벨의 신호를 선택적으로 출력하는 제7멀티플렉서(MUX7), 상기 제5 및 제6멀티플렉서(MUX5,MUX6)의 출력데이터에 각각 3, 0을 가산하여 출력하는 가산기(ADD1,ADD2), 이 가산기(ADD1,ADD2)로부터의 출력신호를 기준데이터로 하여 상기 프레임번호 계수부(80)로부터 입력되는 프레임번호를 비교한 다음 양 데이터가 일치하게 되면 하이레벨의 신호를 출력하는 비교기(CP4), 이 비교기(CP4)로부터 출력되는 신호와 상기 제7멀티플렉서(MUX7)로부터 출력되는 신호를 논리곱하는 앤드게이트(AND7), 상기 149비트클록신호 발생부(30)로부터 출력되는 149비트클록신호와 타임슬롯 스트로브신호 발생부(60)로부터 출력되는 0-타임슬롯 스트로브신호를 논리곱하는 앤드게이트(AND8), 이 앤드게이트(AND8)의 출력신호와 상기 앤드게이트(AND7)로부터 입력되는 신호를 논리곱하는 앤드게이트(AND9), 이 앤드게이트(AND9)로부터의 출력신호를 입력클록펄스로하여 전원전압(Vcc)에 연결된 D입력단의 입력신호를 출력하는 D-플립플롭(F4)을 포함하여 구성되고, 이 D-플립플롭(F4)은 프레임개시신호와 마이크로 프로세서로부터의 인터럽트에 대한 종료신호를 논리곱하는 앤드게이트(AND10)로부터 로우레벨의 신호가 입력되게 되면 클리어되게 된다.

이어, 상기한 구성으로 된 장치의 동작을 제6도 내지 제9도에 나타낸 타이밍챠트를 이용하여 보다 구체적으로 설명한다.

제2도에 나타낸 바와 같이 개인통신 시스템에 있어서는 1개의 타임슬롯이 156.25비트로 구성되고, 각 비트는 13MHz의 클록을 기준으로 할 때 48개의 클록기간을 갖게 된다.

따라서, 제5도에 나타낸 장치에 있어서는 우선 13MHz의 클록을 48개 계수하여 각 비트에 따른 동기신호를 생성하고, 이 동기신호를 156개 계수한 후 추가적으로 12개의 기준클록을 계수함으로써 타임슬롯 동기신호를 생성하게 된다.

그리고, 상기 타임슬롯 동기신호를 계수하여 현재의 타임슬롯번호를 생성한 후 그 타임슬롯번호가 8이 될 때마다, 8개의 타임슬롯으로 구성되는 데이터 프레임에 대한 동기신호를 출력하게 되고, 이 프레임동기신호를 계수하여 프레임번호를 생성한 후 이를 출력할 수 있게 된다.

즉, 제6도 (b)에 나타낸 바와 같이 프레임개시신호가 로우레벨로 강하되어 비트동기신호 발생부(10)의 제1 및 제2카운터(C1,C2)가 클리어 된 후, 그 프레임개시신호가 다시 하이레벨로 상승하게 되면, 비트동기신호 발생부(10)의 제1 및 제2카운터(C1,C2)가 계수동작을 실행하면서 그에 따른 계수치를 그 출력단(QA1∼QA4,QB1∼QB4)을 통해 출력하게 된다.

그리고, 이때 상기 제1카운터(C1)의 출력단(QA∼QA4)은 인버터(IV1∼IV4)를 통해서, 제2카운터(C2)의 출력단(QB1,QB2)은 직접적으로 낸드게이트(NAND1)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND1)는 상기 제1카운터(C1)의 출력(QA1∼QA4)이 모두 0이고 제2카운터(C2)의 출력(QB1,QB2)이 11일 때, 즉 제1 및 제2카운터(C1,C2)에 의한 출력값(QB4,QB3,QB2,QB1,QA4,QA3,QA2,QA1)이 0011 0000, 즉 48이 될 때 로우레벨의 신호를 출력하게 된다.

또한, 상기 낸드게이트(NAND1)의 출력은 리셋트부(30)의 제1 및 제3앤드게이트(AND2,AND3)를 통해서 상기 제1 및 제2카운터(C1,C2)의 클리어 입력단(CLR)으로 인가되어 그 제1 및 제2카운터(C1,C2)를 리셋트시킴과 더불어 인버터(IV5)를 통해서 출력되게 되는 바, 이에 따라 상기 비트동기신호 발생부(10)에서는 제6도 (c)에 나타낸 바와 같은 각 비트신호에 대응된 비트동기신호가 출력되게 된다.

한편, 상기 비트동기신호 발생부(10)에서 출력되는 클록신호는 타임슬롯 동기신호 발생부(20)의 156비트 계수부(21)에 의해 계수되게 되는 바, 이 156비트 계수부(21)는 상술한 비트동기신호 발생부(10)와 마찬가지로 입력되는 클록신호를 직렬접속된 제1 및 제2카운터(C3,C4)를 이용하여 계수하게 된다.

그리고, 상기 제1 및 제2계수부(C3,C4)의 출력단(QA1,QA2,QB2,QB3)이 인버터(IV6∼IV9)를 통해서 낸드게이트(NAND2)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND2)는 상기 제1 및 제2카운터(C3,C4)의 출력(QB4∼QB1,QA4∼QA1)이 1001 1100, 즉 156이 될 때 로우레벨로 되게 된다.

즉, 상기 156비트 계수부(21)는 제6도 (d)에 나타낸 바와 같이 비트동기신호가 156회 입력될 때 하이레벨의 신호를 출력하게 된다.

이어, 12클록 계수부(22)는 상기 156비트 계수부(21)로부터의 출력이 하이레벨이 되어 클리어단(CLR)으로 인가되는 클리어신호가 하이레벨로 되게 되면 카운터(C5)가 클록입력단(CLK)으로 입력되는 13MHz의 클록신호를 계수하게 되고, 상술한 동작과 마찬가지로 이 카운터(C5)의 계수치가 12, 즉 그 출력(QA4∼QA1)이 1100이 되면 낸드게이트(NAND3)의 출력이 로우레벨이 되게 됨으로써 인버터(IV13)로부터는 제6도 (e)에 나타낸 바와 같이 타임슬롯의 구간에 대응하는 동기신호가 출력되게 된다.

그리고, 상기 낸드게이트(NAND3)의 로우레벨 출력은 상기 리셋트부(30)의 제1 및 제3앤드게이트(AND2,AND3)를 통해 비트동기신호 발생부(10)로 인가되어 그 제1 및 제2카운터(C1,C2)를 클리어시킴과 더불어 156비트 계수부(21)의 제1 및 제2카운터(C3,C4)와 12클록 계수부(22)의 카운터(C5)를 클리어시킴으로써 장치 전체를 초기화시키게 된다.

즉, 상기 비트동기신호 발생부(10)와 타임슬롯 동기신호 발생부(20)는 상술한 동작을 반복적으로 실행하여 지속적으로 타임슬롯에 대응하는 동기신호를 생성하여 출력하게 된다. 따라서, 상기 타임슬롯 동기신호 발생부(20)에서는 제7도 (b)에 나타낸 바와 같이 각 타임슬롯에 대응하는 동기신호가 출력되게 된다.

또한, 상기 비트동기신호 발생부(10)에서 출력되는 클록신호는 149비트클록신호 발생부(30)에 의해 계수되게 되는 바, 이 149비트클록신호 발생부(30)는 상술한 비트동기신호 발생부(10)와 마찬가지로 입력되는 클록신호를 직렬접속된 제1 및 제2카운터(C6,C7)를 이용하여 계수하게 된다.

그리고, 상기 제1 및 제2계수부(C6,C7)의 출력단(QA1,QA2,QB2,QB3)이 인버터(IV15∼IV18)를 통해서 낸드게이트(NAND4)에 결합되어 있는 바, 이에 따라 상기 낸드게이트(NAND4)는 상기 제1 및 제2카운터(C6,C7)의 출력(QB4∼QB1,QA4∼QA1)이 1001 0101, 즉 149가 될 때 로우레벨로 되게 되고 인버터(IV19)를 통해 반전출력되게 된다.

즉, 상기 149비트클록신호 발생부(30)는 제6도 (c)에 나타낸 바와 같은 비트동기신호가 149회 입력되게 되면 제6도 (f)에 나타낸 바와 같이 그에 대응하는 클록펄스를 출력하게 된다.

한편, 제5도에서 타임슬롯번호 생성부(50)는 카운터(C8)가 상기 타임슬롯 동기신호 발생부(20)에서 출력되는 타임슬롯 동기신호를 계수하여 타임슬롯번호 데이터를 출력하게 되는 바, 이때 카운터(C8)는 최상위 출력단(QA4)의 출력신호가 클리어신호로서 사용되도록 되어 있기 때문에 1부터 7까지(TS1∼TS7)의 타임슬롯번호, 즉 001∼111의 타임슬롯번호를 출력한 후 출력(QA4,QA3,QA2,QA1)이 1000이 될 때 클리어 되어 0, 즉 TS0의 타임슬롯번호를 출력하게 된다.

또한, 상기 타임슬롯번호 생성부(50)에서 출력되는 타임슬롯번호는 타임슬롯 스트로브신호 발생부(60)의 비교기(CP1,CP2)에서 자체의 기준데이터와 비교되게 되는 바, 제1비교기(CP1)의 기준데이터 즉, '0'과 일치하게 되면 제7도 (c)에 나타낸 바와 같이 0-타임슬롯동기신호 발생부(20)로부터 1번째의 클록신호가 출력되는 시점에서 비교기(CP1)로부터의 하이레벨 출력에 의해 D-플립플롭(F1)이 프리셋트됨으로써 이 D-플립플롭(F1)의 출력(Q)이 하이레벨로 되게 되고, 이어 타임슬롯 동기신호 발생부(20)에서 2번째 클록신호가 출력되어 타임슬롯번호 생성부(40)의 출력값이 '1'이 되면 비교기(CP2)로부터의 하이레벨 출력에 의해 D-플립플롭(F1)이 클리어됨으로써 D-플립플롭(F1)의 출력(Q)은 로우레벨로 강하되게 된다. 따라서 타임슬롯 스트로브신호 발생부(60)에서는 각 프레임의 1번째 타임슬롯(0-타임슬롯)에 대응하는 스트로브신호가 출력되는 된다.

한편, 제5도에서 프레임동기신호 생성부(70)는 상기 타임슬롯번호 생성부(50)의 카운터(C8)의 출력이 1000, 즉 8이 될 때 낸드게이트(NAND4)의 출력이 로우레벨로 되면서 인버터(IV26)의 출력이 하이레벨로 되고, 이어 타임슬롯번호 생성부(50)의 인버터(IV20)에 의해 카운터(C8)가 클리어되어 그 카운터(C8)의 출력이 0이 되면, 인버터(IV26)의 출력이 다시 로우레벨로 됨으로써, 프레임동기신호 생성부(70)로부터는 제8도 (b)에 나타낸 바와 같이 데이터 프레임에 대응되는 동기신호가 출력되게 된다.

이어, 상기 프레임동기신호 생성부(70)에서 출력되는 프레임동기신호는 프레임번호 계수부(80)에서 계수되고, 그 계수치가 카운터(C9,C10)의 출력단(QB4∼QB1,QA4∼QA1)을 통해 출력되어 비교기(CP1)의 데이터 입력단(P0∼P7)에 결합되게 된다.

이어, 비교기(CP3)에서는 데이터 입력단(P0∼P7)으로 입력되는 상기 카운터(C9,C10)에 의한 계수치 데이터와 데이터 입력단(Q0∼Q7)으로 입력되는 기준 데이터를 비교하여 입력단(Q7∼Q0)으로 입력되는 데이터가 0001 1010이 되어 그 기준 데이터값과 동일하게 되면, 즉 상기 카운터(C9,C10)에 의한 계수치가 51이 되면 하이레벨의 신호를 출력하게 된다.

그리고, 상기 하이레벨의 신호는 인버터(IV27)를 통해 상기 카운터(C9,C10)의 클리어 입력단(CLR)으로 인가되어 그 카운터(C9,C10)를 클리어시킴과 더불어 클록신호 출력부(90)에 인가되게 된다.

이어, 클록신호 출력부(90)에서는 상기 비교기(CP3)의 출력이 하이레벨이 되는 상승엣지에서 D-플립플롭(F2)의 반전출력()이 로우레벨이 되고, 이후 그 로우레벨 출력()에 의해 D-플립플롭(F2)이 클리어되어 출력()이 다시 하이레벨로 되게 됨으로써 제8도 (c)에 나타낸 바와 같이 51-멀티프레임에 대한 51-멀티프레임 동기신호를 출력하게 된다. 또한, 이때 이 51-멀티프레임 동기신호는 상술한 리셋트부(40)의 제2앤드게이트(AND4)로 입력되게 됨으로써 비트동기신호 발생부(10)의 제1 및 제2카운터(C1,C2)는 클리어되게 된다.

또한, 상기 비교기(CP3)의 출력단은 D-플립플롭(F3)의 클록입력단(CLK)과 결합되게 되는 바, 저속결합제어채널 인터럽트신호 발생부(100)를 구성하는 D-플립플롭(F3)의 반전출력단()이 자체의 D입력단과 결합되어 있기 때문에 비교기(CP3)로부터 하이레벨의 신호가 출력되게 되면, 즉 51-멀티프레임에 대한 동기신호가 입력될 때마다 제7멀티플렉서(MUX7)에 인가되는 신호가 변환출력되게 된다.

한편, 기지국으로부터 할당된 저속결합제어채널번호가 예컨대 '111'이면 래치회로(LA)는 마이크로 프로세서로부터 인가되는 기록제어신호(I/O WR)에 따라 이 번호데이터를 저장하게 됨과 더불어, 제1출력단(Q0)은 제1 내지 제4멀티플렉서(MUX1∼MUX4)의 선택단자()에 결합되게 되고, 제2출력단(Q1)은 제5 및 제6멀티플렉서(MUX5,MUX6)의 선택단자()에, 제3출력단(Q2)은 제7멀티플렉서(MUX7)의 선택단자()에 결합되게 된다. 따라서, 제1 내지 제4멀티플렉서(MUX1∼MUX4)의 각 출력단(4Y∼1Y)으로부터 출력되는 데이터는 각각 '0000', '00', '1000', '00'이 되게 된다.

이어, 이 멀티플렉서(MUX1∼MUX4)의 출력신호는 다시 제5 및 제6멀티플렉서(MUX5,MUX6)의 데이터입력단으로 입력되게 되고, 래치회로(LA)로부터 1이 입력되게 되므로 제5멀티플렉서(MUX5)의 출력신호는 '1000', 제6멀티플렉서(MUX6)의 출력신호는 '00'이 되게 된다. 이어, 이 출력신호는 가산기(ADD1,ADD2)를 통해 각각 3과 0이 가산된 다음 전체로 00 1011, 즉 13이 비교기(CP4)의 데이터 입력단(Q0∼Q5)으로 입력되게 되고, 이어 비교기(CP4)는 상기 프레임번호 계수부(80)로부터 입력되는 프레임번호 데이터와 상기 기준데이터(13)를 비교하여 양 데이터가 일치하게 되면 제9도 (b)에 나타낸 바와 같이 13번째의 프레임에 대한 스트로브신호와 51프레임이 시프트된 64번째의 프레임에 대한 스트로브신호를 출력하게 된다.

한편, 래치회로(LA)로부터의 입력신호에 따라 D-플립플롭(F3)로부터의 입력신호를 선택적으로 출력하는 제7멀티플렉서(MUX7)는 래치회로(LA)의 출력단(Q1)으로부터 예컨대, '1'이 입력되게 되면 D-플립플롭(F3)으로부터 입력신호(Q:'1')를 그 출력단(1Y)으로 출력하게 됨으로써 102-프레임 중 전단의 51-프레임 동안에는 하이신호를 출력하게 되고, 이어 51-프레임에 대한 동기신호가 입력됨에 따라 기준데이터의 출력신호가 변환출력(Q:'0')하게 됨으로써 후단의 51-프레임 동안에는 로우레벨의 신호를 출력하게 된다. 이어, 상기 멀티플렉서(MUX7)로부터 출력되는 신호와 상기 비교기(CP4)로부터 출력되는 신호는 앤드게이트(AND7)를 통해 제9도 (c)와 같이 전단의 51-멀티프레임 동안에서의 스트로브신호가 출력되게 된다.

한편, 상기 149비트신호 발생부(30)로부터의 출력되는 제6도 (f)에 나타낸 바와 같은 149비트신호와 상기 타임슬롯 스트로브신호 발생부(60)로부터 출력되는 제7도 (c)에 나타낸 바와 같은 0-타임슬롯 스트로브신호가 앤드게이트(AND8)를 논리곱되어 제7도 (e)에 나타낸 바와 같이 각 프레임의 1번째 타임슬롯(TS0) 중 149비트가 시작되는 시점에서 클록펄스를 출력하게 된다.

이어, 상기 제9도 (D)에 나타낸 바와 같은 신호는 제3앤드게이트(AND9)를 통해 제1앤드게이트(AND7)로부터 출력되는 신호와 논리곱됨으로써 제9도 (E)에 나타낸 바와 같이 전단의 51-멀티프레임 부분에서 예컨대, 13번째의 0-타임슬롯에서 저속결합제어채널에 대한 에지트리거 인터럽트신호를 출력하게 된다.

또한, 상기 에지트리거 인터럽트신호는 D-입력단이 전원전압(Vcc)에 결합된 D-플립플롭(F4)의 클록입력단(CLK)에 결합되게 되는 바, 이 D-플립플롭(F4)의 출력신호는 제9도 (f)에 나타낸 바와 같이 에지트리거 인터럽트신호의 분주파형으로 나타나는 레벨트리거 인터럽트신호를 출력하게 된다.

여기서, 상기 D-플립플롭(F4)은 프레임개시신호와 인터럽트종료신호(INTERRUPT-ACK)가 앤드게이트(AND10)를 통해 논리곱되어 로우신호를 출력함에 따라 클리어되게 된다.

즉, 상기 실시예에 의하면, 우선 13MHz의 기준클록을 근거로 156.25비트의 구간을 갖는 타임슬롯 동기신호와 149비트클록신호를 생성한 다음 이 타임슬롯 동기신호의 계수치를 근거로 현재의 타임슬롯번호를 산정하게 된다.

그리고, 그 산정된 타임슬롯번호를 이용하여 타임슬롯 스트로브신호와 프레임동기신호를 생성하고, 이 프레임동기신호를 계수한 프레임번호와 149비트클록신호를 근거로 업링크시 저속결합제어채널에 대한 인터럽트신호를 생성하게 된다.

또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 단말기에서 기지국으로 저속결합제어채널(SACCH)에 대한 제어데이터를 송신하는 경우에 기지국을 통해 할당된 저속결합제어채널번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 기지국에서 그 제어데이터의 종료를 인식하도록 하기 위해 인터럽트신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치를 실현할 수 있게 된다.

Claims

13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이로 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯 동기신호를 생성하는 타임슬롯 동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 149비트클록신호를 생성하는 149비트클록신호 발생수단, 상기 타임슬롯 동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호를 근거로 각 프레임의 1번째 타임슬롯에 대응하는 스트로브신호를 출력하는 타임슬롯 스트로브신호 발생수단, 상기 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호를 근거로 프레임동기신호를 출력하는 프레임동기신호 생성수단, 상기 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 프레임번호 데이터를 출력하는 프레임번호 계수수단, 기지국을 통해 할당된 독립제어채널번호를 저장하기 위한 래치수단, 상기 래치수단의 독립제어채널번호데이터를 근거로 그에 대응되는 기준데이터를 출력하는 기준데이터 출력수단, 102-멀티프레임 중 전/후단 51-멀티프레임을 선택하기 위한 선택신호 출력수단 및, 상기 프레임번호 계수수단으로부터 출력되는 프레임번호와 상기 데이터출력수단으로부터 출력되는 데이터를 비교하여 양 데이터가 일치하게 되면 하이레벨의 신호를 출력함과 더불어 상기 선택신호 출력수단의 출력신호를 근거로 상기 출력신호와 상기 149비트클록신호를 논리곱하여 저속결합제어채널에 대한 인터럽트신호를 발생하는 발생수단을 포함하여 구성된 것을 특징으로 하는 개인통신용 단말기의 업링크시 저속결합제어채널 인터럽트신호 발생장치.