KR100198213B1

KR100198213B1 - 개인통신용 단말기의 업링크 독립제어채널 데이터 스트로브신호 발생장치

Info

Publication number: KR100198213B1
Application number: KR1019950068807A
Authority: KR
Inventors: 곽재봉
Original assignee: 유기범; 대우통신주식회사
Priority date: 1995-12-30
Filing date: 1995-12-30
Publication date: 1999-06-15
Also published as: KR970056000A

Abstract

본 발명은 휴대용 전화기 등의 개인통신장치에 대하여 특히 기지국에서 단말기로 제어데이터(Control Data)를 전송함에 있어서, 기지국을 통해 할당받은 제어데이터번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 8명의 가입자에 대하여 업링크 독립제어채널(SDCCH)에 대한 데이터 스트로브신호를 생성할 수 있도록 된 개인 통신용 단말기의 업링크 독립제어채널 데이터 스트로브신호 발생장치에 관한 것으로 13MHz의 클록신호를 근거로 각 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 상기 클록신호를 이용하여 156.25비트의 구간을 갖춘 타임슬롯동기신호를 생성함과 더불어 148비트신호를 생성하고, 또한 상기 타임슬롯 동기신호의 계수치와 기준 타임슬롯번호가 일치할 때에 데이터 송수신을 위한 타임슬롯 스트로브신호를 생성한 후, 상기 148비트 신호와 논리적으로 결합됨으로써 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성함과 더불어 상기 타임슬롯 동기신호의 계수에 따라 생성되는 타임슬롯번호를 이용하여 프레임동기신호를 생성하고, 이 프레임동기신호를 계수하여 프레임번호를 생성하게 된는 바, 이 프레임 번호와 8명의 가입자에 대하여 할당된 독립제어채널번호를 근거로 생성된 프레임번호를 비교하여 양 데이터 값이 일치하는 기간에 대응하는 타임슬롯 데이터 스트로브신호를 출력함으로써 8명의 가입자에 대하여 데이터 송수신을 위한 업링크 독립제어채널 데이터 스트로브신호를 생성하게 된다.

Description

개인통신용 단말기의 업링크 독립제어채널 데이터 스트로브신호 발생장치

제1도는 개인통신 시스템의 전반적인 구성을 나타낸 시스템구성도.

제2도는 제1도에 나타낸 개인통신 시스템에 있어서의 송수신 데이터의 프레임구성을 나타낸 구성도.

제3도는 제1도에 나타낸 개인통신 시스템에 있어서의 기지국과 단말기간에 음성데이터를 송수신하기 위한 트래픽채널의 데이터구성도.

제4도는 제1도에 나타낸 개인통신 시스템에 있어서의 기지국과 단말기간에 제어데이터를 송수신하기 위한 제어채널의 데이터구성도.

제5도는 본 발명의 1실시예에 따른 개인 통신용 단말기의 업링크 독립제어채널 데이터 스트로브신호 발생장치의 구성을 나타낸 회로구성도.

제6도 ~ 제9도는 제5도에 나타낸 장치의 동작을 설명하기 위한 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

1 : 단말기 2(2₁~2n) : 기지국

3(3₁~3n) : 기지국 제어기 4 : 교환기

5 : 인증센터 10 : 비트동기신호 발생부

20 : 타임슬롯 동기신호 발생부 21 : 156비트신호 발생부

22 : 12클록 계수부 30 : 리셋트부

40 : 148비트 계수부 30 : 타임슬롯번호 계수부

60 : 타임슬롯 스트로브신호 발생부

70 : 데이터 스트로브신호 발생부

80 : 프레임동기신호 생성부 90 : 프레임번호 계수부

100 : 클록신호 출력부

110 : 업링크 독립제어채널 프레임번호 생성부

120 : 독립제어채널 데이터 스트로브신호 발생부

AND1~AND8 : 앤드게이트 C1~C10 : 카운터

CP1~CP7 : 비교기 IV1~IV27 : 인버터

LA1 : 래치회로 ADD1~ADD10 : 가산기

F1~F3 : D플립플롭 OR1~OR3 : 오아게이트

NAND1~NAND5 : 낸드게이트

본 발명은 휴대용 전화기 등의 개인통신장치에 관한 것으로, 특히 기지국에서 단말기로 제어데이터(Control Data)를 전송함에 있어서, 기지국을 통해 할당받은 제어데이터번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 8명의 가입자에 대하여 업링크 독립제어채널(SDCCH)에 대한 데이터 스트로브신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크 독립제어채널 데이터 스트로브신호 발생장치에 관한 것이다.

최근, 통신기술이 급속도로 발전되면서 개인이 임의의 장소에서 또는 한 장소에서 다른 장소로 이동하면서 다른 사람과 통신을 행할 수 있도록 된 개인통신 시스템이 개발되어 일반화되고 있다.

이러한 개인통신 시스템은 크게 TDMA(Time Division Multiple Access)방식과 CDMA(Code Division Multiple Access)방식으로 분할 되어 있는바, 여기서TDMA방식은 시스템의 안정성과 기술의 완성도가 높다는 이유로 전세계적으로 폭넓게 사용되고 있다.

제1도는 개인통신 시스템, 특히 TDMA방식에 따른 개인통신 시스템의 구성 개략적으로 나타낸 구성도로, 도면에서 참조번호 1은 개인이 휴대하게 되는 단말기이고, 2(2₁~2n)는 다수의 단말기(1)와 각종 데이터를 송수신하여 단말기(1)에 대한 무선신호의 송수신과 통신프로토콜의 변환 및 암호화/복호화 등을 실행하는 기지국, 3(3₁~3n)은 다수의 기지국(2 : 2₁~2n)을 관리하면서 각 단말기(1)에 대한 통신채널의 할당제어와 핸드오버(Hand Over)결정 등의 기능을 수행하는 기지국 제어기, 4는 이기지국 제어기(3)와 국선 또는 국선교환기와 이후에 설명할 인증센터(5)를 연결처리하는 교환기, 5는 각 단말기(1)에 대한 고유번호 등을 구비하여 임의의 단말기(1)에 대한 사용허가와 과금처리 등을 실행하는 인증센터이다.

상기 구성으로 된 개인통신 시스템이 있어서는 임의의 단말기(1)가 특정한 지역내에 있게 되면, 그 지역을 관할 하는 기지국(2)은 해당 단말기(1)의 존재를 확인하여 이를 기지국 제어기(3)로 보고하게 되고, 기지국 제어기(3)는 그 단말기(1)의 등록상태를 인증센터(5)로부터 확인한 후 기지국(2)을 통해 통화에 필요한 암호코드 등을 할당함으로써 해당 단말기(1)를 사용가능상태로 설정함과 더불어, 다른 단말기(1)로부터의 호출등을 해당 단말기(1)로 연결시켜 주게 된다.

그런데, 상기한 개인통신 시스템이 있어서는 상술한 바와 같이 기지국(2)과 단말기(1)가 무선통신을 통해 데이터를 송수신함으로써 개인에 대한 통화기능을 제공하도록 되어 있기 때문에 기지국(2)과 단말기(1)간의 데이터 송수신을 위해 그 송수신방법이나 송수신 데이터의 규격을 일치시킬 필요가 있게 된다. 이러한 점을 고려하여 일반적으로 TDMA 방식의 개인통신 시스템에 있어서는 GSM(Global System for Mobilecommunication)규격에 따라 시스템을 구성하도록 되어 있다.

상기 GSM 규격에 따르면, 상기 기지국 제어기(3)와 기지국(2)은 LAPD 프로토콜, 기지국(2)과 단말기(1)는 LAPDm프로토콜에 따라 데이터의 송수신을 행하도록 되어 있다.

또한, GSM규격에 따르면 각 기지국(또는 단말기)은 데이터 송수신을 위한 4개의 무선캐리어를 구비하고 각 무선캐리어에 대해 8개의 타임슬롯(TS : Time Slot)을 구비하도록 되어 있으며, 각 타임슬롯은 156.25비트로 구성하도록 되어 있는바, 여기서 각 타임슬롯은 단말기의 제어데이터와 트래픽데이터 송신용으로서 기지국 제어기 (3)에 의해 할당 되게 된다.

또한, 상기 타임슬롯은 그 사용상태에 따라 유효 데이터값이 각각 다르게 설정되게 되는 바, 즉 일반적인 제어데이터 및 트래픽데이터의 경우에는 156.25비트 중에서 최초의 148비트가 유효한 데이터 값을 갖는 데이터비트로서 사용되는 한편, 단말기(1)가 기지국(2)에 대해 발신을 요구하거나 또는 기지국(2)으로부터의 호출에 응답하기 위한 임의 접속채널(Random Access Channel)의 경우에는 88비트가 유효한 데이터값을 갖는 데이터비트로서 사용되게 된다.

또한, 기지국(2)과 단말기(1)는 13MHz의 클록을 기준으로 동작하여 상기 타임슬롯(TS)을 구성하는 각 비트는 48클록의 길이를 갖도록 함과 더불어, 제2도에 나타낸 바와 같이 상기 8개의 타임슬롯(TS)을 1프레임으로 하여, 제어데이터의 경우에는 51개나 102개의 프레임을 포함하는 51-멀티프레임이나 102-멀티프레임, 트래픽 데이터(음성 및 데이터)의 경우에는 26개의 프레임을 포함하는 26-멀티프레임으로 구성하고, 이 26-멀티프레임을 51개 취합하거나 상기 51-멀티프레임을 26개, 또는 102-멀티프레임을 13개 취합하여 슈퍼프레임(Super Frame)을 구성하도록 되어 있다.

그리고, 상기 구성에서 기지국(2)은 각 단말기(1)에 데이터프레임의 개시순간을 나타내기 위한 프레임개시신호와 사용하게 될 타임슬롯 번호를 송출하게 되고, 각 단말기(1)는 상기 프레임개시신호를 근거로 기지국(2)과 데이터 송수신에 대한 동기를 일치시킨후, 각 데이터프레임의 할당된 타임슬롯 구간을 통해 기지국(2)과 각종 데이터, 예를 들어 음성데이터나 제어데이터의 송수신을 실행함으로써 사용자에게 통화기능을 제공하도록 되어 있다.

제3도는 기지국(2)과 단말기(1)간에 음성데이터를 송수신하기 위한 트래픽채널의 26-멀티프레임의 구성을 나타낸 데이터구성도로서, 제3도에서 (A)는 기지국(2)으로부터 단말기(1)로 송신되는 데이터프레임과 단말기(1)로부터 기지국(2)으로 송신되는 데이터프레임의 관계를 나타낸 것이고, (B)와 (C)는 특정한 단말기에서 자신에게 할당된 타임슬롯을 통해 수신되는 데이터를 취합한 결과를 나타낸 26-멀티프레임 형태의 채널조합을 나타낸 것으로, (B)는 하나의 타임슬롯을 하나의 단말기가 사용하는 경우를 나타내고 (C)는 하나의 타임슬롯을 2개의 단말기가 공유하여 사용하는 경우를 나타낸 것이다.

제3도(a)에 나타낸 바와 같이 개인통신 시스템에 있어서는 다운링크와 업링크는 90MHz의 주파수차이를 갖도록 되어 있고, 업링크는 다운링크에 대해 3개의 타임슬롯이 시프트(Shift)된 타임슬롯으로 그 사용 타임슬롯이 자동으로 설정되도록 되어 있다.

즉, GSM규격에 의하면, 단말기(1)는 기지국 제어기(3)에 의해 다운링크에 대한 주파수와 그 타임슬롯번호를 할당받게 되면 다운링크 주파수에 대해 90MHz 낮은 주파수와 3타임슬롯 지연된 타임슬롯으로 업링크에 대한 주파수 및 타임슬롯을 설정하도록 되어있다.

그리고, 제3도(b)에 나타낸 바와 같이 트래픽채널(T)을 12개의 타임슬롯, 즉 12개의 프레임을 통해 송신한 후에 는 단말기(1)와 기지국(2)이 송수신거리에 따른 타이밍조정을 위한 저속결합제어채널(A : Slow Associateed Control Channel)을 송신하고, 이어 다시 12개의 음성 채널을 송신한 후에는 아이들 (Idle)을 위한 타임슬롯을 배정하게 된다.

또한, 제3도(c)와 같이 하나의 타임슬롯을 2개의 단말기에서 공유하여 사용하는 경우, 즉 하프레이트(Half Rate)방식의 경우에는 12개의 트래픽채널(T, t)을 송신한 후 제1단말기에 대한 저속결합제어채널(A)을 송신하고, 이어 다시12개의 트래픽채널(T, t)을 송신한 후에 제2단말기에 대한 저속결합제어채널(a)을 송신하게 된다.

한편, 제4도는 기지국(2)과 단말기(1)간에 제어데이터를 송수신하기 위한 제어채널의 51-멀티프레임의 구성을 나타낸 것으로, 이는 제3도(b) 및 (c)와 같이 특정한 단말기에서 자신에게 할당된 타임슬롯을 통해 수신되는 데이터를 취합한 결과를 나타낸 것이다.

또한, 제4도에서 참조부호 F는 단말기의 주파수수정을 위한 주파수수정채널(FCCH)이고, S는 단말기에서 기지국과의 프레임동기를 맞추도록 하기 위한 동기채널(SCH), B는 단말기에 대해 기지국의 각종 상태나 주위 기지국의 정보 등과 같이 단말기가 기지국에 대해 접속을 하기 위한 각종 데이터를 송출하기 위한 방송제어채널(BCCH), C는 단말기로 부터의 발신요구에 대한 응답을 위한 억세스허용채널(AGCH)이나 단말기에 대해 호출신호를 송출하기 위한 호출채널(PCH)또는 핸드오버기능을 위한 고속결합제어채널(FACCH)등과 같은 각종 제어데이터를 송수신하기 위한 공통제어채널(CCCH), R은 단말기가 기지국에 대해 발신을 요구하거나 기지국으로부터의 호출신호에 응답하기 위한 임의 접속채널(RACH), D0~D7은 단말기를 등록하기 위해 인증처리를 진행하거나 호설정과 관련된 각종 제어데이터를 송수신하기 위한 독립제어채널(SDCCH), A0~A7은 단말기가 기지국에 대해 접속처리를 진행하거나 또는 다른 단말기와의 통화중에 송수신되는 신호의 강도나 그 타이밍어드밴스의 값을 송수신하기 위한 저속결합제어채널(SACCH)로서, 개인 통신시스템에 있어서는 상기한 각종 제어채널을 제4도에 나타낸 바와 같이 결합함으로써 필요한 각종 제어데이터를 송수신하도록 되어 있다.

따라서, 상술한 개인통신용 단말기에 있어서는 상기한 각종 트래픽채널이나 제어채널을 통한 데이터를 송수신하기 위한 타이밍신호를 생성하는 것이 필요하게 된다.

이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 기지국에서 단말기로 제어데이터(Control Data)를 전송함에 있어서 기지국을 통해 할당받은 제어데이터번호와 자체적으로 생성한 13MHz의 기준클록을 근거로, 8명의 가입자에 대하여 할당된 타임슬롯의 유효 데이터구간인 148비트를 검출하여 해당 타임슬롯에 대응하는 개인통신용 단말기의 업링크 독립제어채널(SDCCH)데이터 스트로브신호 발생장치를 제공함에 그 목적이 있다.

상기한 목적을 실현하기 위한 본 발명에 따른 개인통신용 단말기의 업링크 독립제어채널 데이터 스트로브신호 발생장치는 13MHz의 클록을 기준으로 하여 각 데이터 비트를 48클록의 길이로 함과 더불어, 156.25비트로 하나의 타임슬롯을 구성하도록 된 개인통신 시스템에 있어서, 13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임 개시신호를 근거로 비트동기신호를 생성하는 비트동기신호 발생수단, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단, 상기 비트동기신호를 계수하여 148이 되는 때에 해당 비트신호를 출력하는 148비트신호 발생수단 상기 타임슬롯동기신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단, 할당된 타임슬롯번호와 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호가 일치하는 때에 상기 148비트신호 발생수단과의 논리적인 결합을 통해 해당 타임슬롯에 대응되는 데이터 스트로브신호를 출력하는 데이터 스트로브신호 발생수단, 상기 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호를 근거로 프레임동기신호를 출력하는 프레임동기신호 생성수단, 상기 프레임동기신호 생성수단으로부터 출력되는 프레임동기신호를 계수하여 프레임번호데이터를 출력하는 프레임번호 계수수단, 8명의 가입자에 대하여 할당된 독립제어채널번호로부터 독립제어채널에 대한 업링크 프레임번호를 생성하는 업링크 독립제어채널 프레임번호 생성수단 및, 상기 프레임번호 계수수단에 의해 계수된 프레임번호가 상기 다운크 독립제어채널 프레임번호와 일치하는 기간에, 할당된 타임슬롯에 대응하는 데이터 스트로브신호를 출력하는 독립제어채널데이터 스트로브신호 발생수단을 포함하여 구성된 것을 특징으로 한다.

즉, 상기한 구성에 의하면, 13MHz의 클록신호를 근거로 각 데이터비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 상기 클록신호를 이용하여 156.25비트의 구간을 갖춘 타임슬롯동기신호를 생성함과 더불어 148비트신호를 생성하게 된다.

또한, 상기 타임슬롯 동기신호의 계수치와 기준 타임슬롯번호가 일치할 때에 데이터 송수신을 위한 타임슬롯 스트로브신호를 생성한 후 상기 148비트신호와 논리적으로 결합됨으로써 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성함과 더불어, 상기 타임슬롯 동기신호의 계수에 따라 생성되는 타임슬롯 번호를 이용하여 프레임동기신호를 생성하고, 이 프레임동기신호를 계수하여 프레임번호를 생성하게 된다.

그리고, 이 프레임번호와 8명의 가입자에 대하여 할당된 독립제어채널번호를 근거로 생성된 업링크에 대한 프레임번호를 비교하여 양 데이터 값이 일치하는 기간에 대응하는 타임슬롯 데이터 스트로브신호를 출력함으로써 8명의 가입자에 대하여 데이터 송수신을 위한 업링크 독립제어채널 데이터 스트로브신호를 생성하게 된다.

이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.

제5도는 본 발명의 1실시예에 따른 개인 통신용 단말기의 업링크 독립제어채널 데이터 스트로브신호 발생장치의 구성을 나타낸 회로 구성도 이다.

제5도(a)에서 참조번호10은 클록발생수단(도시되지 않음)으로부터 출력되는 13MHz의 기준클록을 계수하여 그 계수치가 48이 되면 클록신호를 출력하는 비트동기 신호 발생부로서, 이는 13MHz의 기준클록을 계수하는 4비트 출력의 제1카운터(C1)와 이 제1카운터(C1)의 최상위비트 출력을 인가받아 이를 계수하는 4비트 출력의 제2카운터(C2), 상기 제1카운터(C1)의 반전출력과 상기 제 2카운터(C2)의 제1 및 제2출력을 인가받아 입력신호가 모두 하이레벨이 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND1) 및 이 낸드게이트(NAND1)의 출력을 반전시켜 출력하는 인버터(IV5)를 포함하여 구성되어 있다. 또한, 여기서 상기 낸드게이트(NAND1)의 출력은 이 비트동기신호 발생부(10)의 리셋트신호로서 사용되도록 되어 있다.

즉, 상술한 바와 같이 GSM규격에 따르면 단말기는 13MHz의 클록신호에 동기되어 1비트가 48클록의 크기를 갖도록 되어 있는 바, 상기 비트동기신호 발생부(10)는 13MHz의 기준클록을 제1 및 제2카운터(C1, C2)로 계수하고 그 계수치가 48이 되었을 때, 즉 제1카운터(C1)의 출력이 “0000”이고 제2카운터(C2)의 출력이“0011”이 되어 제1 및 제2카운터(C1, C2)의 출력이 전체로 “0011 0000”이 되었을 때 비트동기신호를 나타내는 클록신호를 출력하도록 된 것이다.

그리고, 상기 낸드게이트(NAND1)의 출력은 이후에 설명할 리셋트부(30)의 앤드게이트(AND2, AND4)를 통해 상기 제1 및 제2카운터(C1, C2)의 클리어 입력단(CLR)으로 인가됨으로써 그 제1 및 제2카운터(C1, C2)를 리셋트시키게 된다.

이어, 참조번호 20은 상기 비트동기신호 발생부(10)로부터 출력되는 비트동기신호와 13MHz의 기준클록을 근거로 타임슬롯 동기신호를 생성하는 타임슬롯 동기신호 발생부로서, 이는 상기 비트동기신호 발생부(10)에서 출력되는 비트동기신호를 계수하여 그 계수치가 156이 되면 클록신호를 출력하는 156비트 계수부(21)와, 이 156비트 계수부(21)의 출력이 하이레벨로 되면, 상기 13MHz의 기준클록을 계수하여 그 계수치가 12가 될 때 타임슬롯 동기신호로서의 클록신호를 출력하는 12클록 계수부(22)를 포함하여 구성되어 있다.

여기서, 상기 156비트 계수부(21)는 상술한 비트동기신호 발생부(10)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제1 및 제24비트 출력 카운터(C3, C4)와, 이 제1 및 제2카운터(C3, C4)의 출력이 전체로 “1001 1100”, 즉 156이 되면 그 출력레벨이 로우레벨이 되는 낸드게이트(NAND2) 및, 이 낸드게이트(NAND2)의 출력을 반전시켜서 출력하는 인버터(IV10)를 포함하여 구성되어 있다.

또한, 상기 12클록 계수부(22)는 상기 156비트 계수부(21)출력과 이후에 설명할 낸드게이트(NAND3)로 부터의 출력신호를 논리곱하는 앤드게이트(AND1)와 이 앤드게이트(AND1)로부터의 출력신호가 하이레벨이 되면 상기 13MHz의 기준클록을 계수하는 4비트 출력 카운터(C5), 이 카운터(C5)의 출력이 “1100”, 즉 12가 되면 로우레벨의 신호를 출력하는 낸드게이트(NAND3) 및 이 낸드게이트(NAND3)의 출력을 반전시켜서 출력하는 인버터(IV13)를 포함하여 구성되어 있다. 또한, 여기서 상기 낸드게이트(NAND3)의 출력은 상기 카운터(C5)와 상기 156비트 계수부(21)를 구성하는 제1 및 제2카운터(C3, C4) 및 이후에 설명할 148비트 계수부(40)의 제1 및 제2카운터(C6, C7)의 클리어 신호로서 사용되도록 되어 있다.

그리고, 참조번호 30은 리셋트부로서, 이는 상기 비트동기신호 발생부(10)의 낸드게이트(NAND1)출력과 상기 12클록 계수부(22)의 낸드게이트(NAND3) 출력을 논리곱하는 제1앤드게이트(AND2)와, 프레임 개시신호와 이후에 설명할 51-멀티프레임 동기신호를 논리곱하는 제2앤드게이트(AND3), 상기 제1앤드게이트(AND2)의 출력과 상기 제2앤드게이트(AND3)의 출력을 논리곱하는 제3앤드게이트(AND4)를 포함하여 구성되고, 이 제3앤드게이트(AND4)의 출력은 상기 비트동기신호 발생부(10)를 구성하는 제1 및 제2카운터(C1, C2)의 클리어 신호로서 입력되도록 되어 있다.

한편, 제5도(a)에서 참조번호 40은 상기 비트동기신호 발생부(10)에서 출력되는 비트동기신호를 계수하여 그 계수치가 148이 되면 클록신호를 출력하는 148비트 계수부로서, 이는 상술한 156비트 계수부(21)와 마찬가지로 비트동기신호를 계수하는 직렬접속의 제1 및 제2카운터(C6, C7)와, 제1카운터(C6)의 출력(QA1, QA2, QA4)에 결합된 인버터(IV14, IV14, IV16), 상기 제2카운터(C7)의 제2, 제3출력(QB2, QB3)에 각각 결합된 인버터(IV17, IV18), 상기 인버터(IV14~IV18)의 출력과 상기 제1 및 제2카운터(C6, C7)의 출력(QA3, QB1, QB4)에 결합된 낸드게이트(NAND4) 및, 이 낸드게이트(NAND4)의 출력을 반전시키는 인버터(IV19)를 구비하여 구성되어 있는 바, 이 148비트 계수부(40)는 상기 제1 및 제2카운터(C6, C7)의 출력(QB4~QB1, QA4~QA1)이 “1001 0100”, 즉 148이 되면 낸드게이트(NAND4)와 인버터(IV19)를 통해 하이레벨신호가 출력되게된다.

또한, 참조번호 50은 상기 타임슬롯 동기신호 발생부(20)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호를 생성하는 타임슬롯번호 생성부로서, 이는 상기 타임슬롯 동기신호 발생부(20)에서 출력되는 클록신호를 계수하는 카운터(C8)를 구비하여 구성되어 있다. 그리고, 이 카운터(C8)는 최상위비트 출력단(QA4)의 출력값이 인버터(IV20)를 통해 그 클리어 입력단(CLR)으로 인가되게 됨으로써 0에서 7까지 (“0000”~“0111”)의 타임슬롯번호를 계수한 후, 그 계수치가 8이 될 때, 즉 출력단(QA4~QA1)이 “1000”이 될 때 클리어되어 다시 계수동작을 실행하도록 되어있다.

그리고, 참조번호 60은 타임슬롯 스트로브신호 발생부로서, 이는 상기 타임슬롯번호 생성부(50)에서 출력되는 타임슬롯번호에 대하여 설정된 기준데이터 값을 비교하여 양 번호가 일치하면 하이레벨의 비교신호를 출력하는 제1비교기(CP1) 및 제2비교기(CP2)와, 이 제1 및 제2비교기(CP1, CP2)의 출력을 반전시켜 출력하는 인버터(IV21, IV22) 및 , 이 인버터(IV21, IV22)를 통해 입력되는 상기 제1 및 제2비교기(CP1, CP2)로부터의 출력신호에 따라 프리셋트(PRESET) 및 클리어(CLEAR)되어 상기 설정의 타임슬롯에 대응하는 스트로브신호를 출력하는 D플립플롭(F1)을 포함하여 구성되어 있다.

또한, 여기서 상기 제1 비교기(CP1)의 기준데이터 값은 B2~B0이“000”, 즉 0으로 설정되어 있고 상기 제2비교기(CP2)의 기준데이터 값은 B2~B0이 “001”, 즉 1로 설정되어 있는바, 상기 D플립플롭(F1)으로부터 제로타임슬롯(TS0)에 대응하는 스트로브신호가 출력되게 된다.

한편, 참조번호 70은 상기148비트 계수부(40)와 타임슬롯 스트로브신호 발생부(60)로부터 입력되는 신호를 근거로 타임슬롯에 대한 데이터 스트로브신호를 발생하는 데이터 스트로브신호 발생부로서, 이는 D입력이 전원전압(VCC)에 결합됨과 더불어 상기 148비트 계수부(40)의 출력이 클록입력단(CLK)에 결합되고 상기 타임슬롯동기신호 발생부(20)의 출력이 클리어단(CLR)에 결합된 D플립플롭(F2)과, 이 D플립플롭(F2)의 반전출력()을 상기 비트동기신호 발생부(10)의 출력을 논리곱하기 위한 제1앤드게이트(AND5), 이 제1앤드게이트(AND5)의 출력과 상기 타임슬롯 스트로브신호 발생부(60)의 출력을 논리곱하기 위한 제2앤드게이트(AND6)를 구비하여 구성되어 있다.

또한, 참조번호 80은 상기 타임슬롯번호 생성부(50)로부터의 출력값(QA4~QA1)이 8이 될 때마다 소정의 클록신호를 출력하는 프레임동기신호 생성부로서, 이는 상기 타임슬롯번호 생성부(50)에 구비된 카운터(C8)의 하위 3비트 출력(QA1~QA3)에 각각 접속된 인버터(IV23~IV25)와, 인버터(IV23~IV25)의 출력값과 상기 카운터(C8)의 출력단 (QA4)으로부터 출력되는 출력값을 입력으로 하는 낸드게이트(NAND5) 및, 이 낸드게이트(NAND5)의 출력값을 반전시켜 출력하는 인버터(IV26)를 구비하여 구성되어 있다.

즉, 상기 프레임동기신호 생성부(80)는 상기 타임슬롯번호 생성부(50)로부터 “1000”, 즉 8이 입력될 때마다 소정의 펄스폭을 갖는 클록신호를 출력하게 된다. 또한, 이때 상기 펄스폭은 상기 타임슬롯번호 생성부(50)의 인버터(IV20)에 의한 신호지연시간에 의해 설정되게 된다.

그리고, 참조번호 90은 상기 프레임동기신호 생성부(80)에서 출력되는 프레임동기신호를 계수하여 프레임 번호를 생성하는 프레임번호 계수부로서, 이는 상기 프레임동기신호 생성부(80)에서 출력되는 클록신호를 계수하는 직렬접속의 카운터(C9, C10)를 구비하여 구성되어 있다.

이어, 참조부호 CP3은 데이터 입력단(P0~P7)을 통해 입력되는 데이터값, 즉 상기 프레임번호 계수부(90)의 카운터(C9, C10)로부터 입력되는 프레임번호 데이터와 데이터입력단(Q0~Q7)으로 입력되는 기준 데이터값을 비교하여 양 데이터값이 일치하는 경우에는 하이레벨의 신호를 출력하는 비교기로서, 여기서 이 비교기(CP3)의 기준 데이터값은 Q7~Q0이“0011 0011”, 즉 51로 설정되어 있다.

그리고, 상기 비교기(CP3)의 출력은 이후에 설명할 클록신호 출력부(100)로 인가됨과 더불어, 인버터(IV27)를 통해 상기 프레임번호 계수부(90)를 구성하는 카운터(C9, C10)의 클리어 입력단(CLR)으로 인가되게되는 바, 이에 따라 상기 카운터(C9, C10)는 상기 비교기(CP3)로부터 하이레벨의 비교신호가 출력되게 되면 그와 동시에 클리어되게 된다.

또한, 참조번호 100은 상기 비교기(CP3)로부터 하이레벨신호가 출력되면 그 신호의 상승엣지(Rising Edge)에서 로우레벨의 클록신호를 출력하는 클록신호 출력부로서, 이는 상기 비교기(CP3)의 출력신호가 클록입력단(CLK)에 결합되고 D입력단이 전원전압(Vcc)에 결합된 D플립플롭(F3)을 구비하여 구성되고, 이 D플립플롭(F2)은 그 반전출력()과 외부로부터의 리셋트신호()가 앤드게이트(AND7)를 통해 인가되어 클리어되도록 되어 있다.

한편, 제5도(b)의 참조부호 LA1은 기록제어 신호(IO/ WR)가 입력되면 (상승엣지) 데이터버스(DATA BUS)를 통해 입력되는 제어데이터를 래치하는 래치회로(LA1)로서, 이 래치회로(LA1)에는 기지국으로부터 송출되는 8명의 가입자에 대한 독립제어채널(SDCCH)번호, 즉 상기 제4도(c)에 도시된 바와 같이 하나의 제어데이터에 대하여 4프레임으로 구성된 D0~D7의 제어데이터“000~111”가 등록되게 된다.

그리고, 제5도(b)의 참조번호 110은 상기 래치회로(LA1)으로부터 입력되는 독립제어채널번호로부터 업링크에 대한 프레임번호를 생성하는 업링크 독립제어채널 프레임번호 생성부로서, 이는 상기 래치회로(LA1)의 최하위출력단(Q0)과 제1상위출력단(Q1)으로부터의 출력신호가 상위로 2비트 시프트된 입력단(A3, A4)과 접속됨과 더불어“1111”, 즉 15를 가산하는 제1가산기(ADD1)와, 상기 래치회로(LA1)의 제2상위출력단(Q2)이 최하위 입력단(A1)과 접속된 제2가산기(ADD2) 및 제1가산기(ADD1)로부터의 4비트출력과 제2가산기(ADD2)의 2비트 출력을 입력으로 하는 제3과 제4가산기(ADD3, ADD4), 상기 제1과 제2가산기(ADD1, ADD2)로부터의 입력에 1을 가산하는 제5와 제6가산기(ADD5, ADD6), 2를 가산하는 제7과 제8가산기(ADD7, ADD8) 및 3을 가산하는 제9와 제10가산기(ADD9, ADD10)로 구성되어있다.

또한, 상기 제1, 제3, 제5, 제7, 제9가산기(ADD1, ADD3, ADD5, ADD7, ADD9)의 각각의 캐리출력단(C4)이 상기 제2, 제4, 제6, 제8, 제10가산기(ADD2, ADD4, ADD6, ADD8, ADD10)의 각각의 캐리입력단(C0)과 접속되어 있다.

그리고, 참조번호 120은 할당된 타임슬롯에 대한 독립제어채널 데이터 스트로브신호를 생성하는 독립제어채널 데이터 스트로브신호 발생부로서, 이는 상기 프레임번호 계수부(90)의 출력단 QA1~QA4와 QB1~QB2로부터입력되는 6비트의 프레임번호 데이터값과 상기 업링크 독립제어채널 프레임 번호 생성부(110)의 제3~제10가산기(ADD3~ADD10)로부터 입력되는 각각의 프레임 번호를 비교하기 위한 제1~제4비교기(CP4~CP7), 제1비교기(CP4)와 제2비교기(CP5)의 출력을 논리합하기 위한 제1오아게이트(OR1), 제3비교기(CP6)와 제4비교기(CP7)의 출력을 논리합하기 위한 제2오아게이트(OR2), 제1오아게이트(OR1)와 제2오아게이트(OR2)의 출력을 논리합하기 위한 제3오아게이트(OR3), 이 제3오아게이트(OR3)의 출력과 상기 제5도(a)의 데이터 스트로브신호 발생부(70)로부터의 출력신호를 논리곱하여 출력하는 엔드게이트(AND8)를 구비하여 구성되어 있다.

이어, 상기한 구성으로 된 장치의 동작을 제6도~제9도에 나타낸 타이밍챠트를 이용하여 보다 구체적으로 설명한다.

제6도에 나타낸 바와 같이 개인통신 시스템에 있어서는 1개의 타임슬롯이 156.25비트로 구성되고, 각 비트는 13MHz의 클록을 기준으로 할 때 48개의 클록기간을 갖게 된다.

따라서, 제5도(a)에 나타낸 장치에 있어서는 우선 13MHz의 클록을 48개 계수하여 각비트에 따른 동기신호를 생성하고, 이 동기신호를 156개 계수한후 추가적으로 12개의 기준클록을 계수함으로써 타임슬롯동기신호를 생성함과 더불어, 상기 동기신호를 148개 계수함으로써 전체 타임슬롯에서의 유효데이터비트에 대응하는 148비트 클록신호를 생성하게 된다.

그리고, 상기 타임슬롯동기신호를 계수하면서 할당된 타임슬롯에 대한 스트로브신호를 생성하여 상기 148비트 클록신호와 논리적으로 결합함으로써 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성함과 더불어, 타임슬롯동기신호의 계수치가 8이 될 때마다, 8개의 타임슬롯으로 구성되는 데이터 프레임에대한 동기신호를 출력하게 되고, 이 프레임동기신호를 계수하여 프레임번호를 생성한 후 이를 래치회로(LA1)를 통해 래치시켜 출력할 수 있게 된다.

즉, 제6도(b)에 나타낸 바와 같이 프레임개시신호가 로우레벨로 강하되어 비트동기신호 발생부(10)의 제1 및 제2카운터(C1, C2)가 클리어 된 후, 그 프레임개시신호가 다시 하이레벨로 상승하게 되면, 비트 동기신호 발생부(10)의 제1 및 제2카운터(C1, C2)가 계수동작을 실행하면서 그에 따른 계수치를 그 출력단(QA1~QA4, QB1~QB4)을 통해 출력하게 된다.

그리고, 이때 상기 제1카운터(C1)의 출력단(QA1~QA4)은 인버터(IV1~IV4)를 통해서, 제2카운터(C2)의 출력단(QB1, QB2)은 직접적으로 낸드게이트(NAND1)에 결합되어 있는바, 이에 따라 상기 낸드게이트(NAND1)는 상기 제1카운터(C1)의 출력(QA1~QA4)이 모두 “0”이고 제2카운터(C2)의 출력(QB1, QB2)이“11”일 때, 즉 제1 및 제2카운터(C1, C2)에 의한 출력값(QB4, QB3, QB2, QB1, QA4, QA3, QA2, QA1)이 0011 0000, 즉 48이 될 때 로우레벨의 신호를 출력하게 된다.

또한, 상기 낸드게이트(NAND1)의 출력은 리셋트부(30)의 제1 및 제3앤드게이트(AND2, AND4)를 통해서 상기 제1 및 제2카운터(C1, C2)의 클리어 입력단(CLR)으로 인가되어 그 제1 및 제2카운터(C1, C2)를 리셋트 시킴과 더불어 인버터(IV5)를 통해서 출력되게 되는 바, 이에 따라 상기 비트동기신호 발생부(10)에서는 제6도(c)에 나타낸 바와 같은 각 비트신호에 대응된 비트동기신호가 출력되게 된다.

한편, 상기 비트동기신호 발생부(10)에서 출력되는 클로신호는 타임슬롯동기신호 발생부(20)의 156비트 계수부(21)에 의해 계수되게 되는 바, 156비트 계수부(21)는 상술한 비트동기신호 발생부(10)와 마찬가지로 입력되는 클록신호를 직렬접속된 제1 및 제2카운터(C3, C4)를 이용하여 계수하게 된다.

그리고, 상기 제1 및 제2계수부(C3, C4)의 출력단(QA1, QA2, QB2, QB3)이 인버터(IV6~IV9)를 통해서 낸드게이트(NAND2)에 결합되어 있는바, 이에 따라 상기 낸드게이트(NAND2)는 상기 제1 및 제2카운터(C3, C4)의 출력(QB4~QB1, QA4~QA1)이 “1001 1100”, 즉 156이 될 때 로우레벨로 되게 된다.

즉, 상기 156비트 계수부(21)는 제6도(d)에 나타낸 바와 같이 비트동기신호가 156회 입력될 때 하이레벨의 신호를 출력하게 된다.

이어, 12클록 계수부(22)는 상기 156비트 계수부(21)로부터의 출력이 하이레벨이 되어, 클리어단(CLR)으로 인가되는 클리어신호가 하이레벨로 되게 되면 카운터(C5)가 클록 입력단(CLK)으로 입력되는 13MHz의 클록신호를 계수하게 되고, 상술한 동작과 마찬가지로 이 카운터(C5)의 계수치가 12, 즉 그 출력(QA4~QA1)이 “1100”이 되면 낸드게이트(NAND3)의 출력이 로우레벨이 되게 됨으로써 인버터(IV13)로부터는 제6도(e)에 나타낸 바와 같이 타임슬롯의 구간에 대응하는 동기신호가 출력되게 된다.

그리고, 상기 낸드게이트(NAND3)의 로우레벨 출력은 상기 리셋트부(30)의 제1 및 제3앤드게이트(AND2, AND3)를 통해 비트동기신호 발생부(10)로 인가되어 그 제1 및 제2카운터(C1, C2)를 클리어시킴과 더불어 156비트 계수부(21)의 제1 및 제2카운터(C3, C4)와 12클록 계수부(22)의 카운터(C5) 및 148비트 계수부(40)의 제1 및 제2카운터 (C6, C7)와 데이터 스트로브신호 발생부(40)의 D플립플롭(F2)을 클리어 시킴으로써 장치 전체를 초기화시키게 된다.

즉, 상기 비트동기신호 발생부(10)와 타임슬롯동기신호 발생부(20)는 상술한 동작을 반복적으로 실행하여 지속적으로 타임슬롯에 대응하는 동기신호를 생성하여 출력하게 된다. 따라서, 상기 타임슬롯동기신호 발생부(20)에서는 제7도(b)에 나타낸 바와 같이 각 타임슬롯에 대응하는 동기신호가 출력되게 된다.

또한, 상기 비트동기신호 발생부(10)에서 출력되는 클록신호는 148비트 계수부(40)에 의해 계수되게 되는 바, 148비트 계수부(40)는 상술한 156비트 계수부(21)와 마찬가지로 입력되는 클록신호를 직렬접속된 제1 및 제2카운터(C6, C7)를 이용하여 계수하여, 그 출력(QB4~QB1, QA4~QA1)이 “1001, 0100”, 즉 148인 경우 낸드게이트(NAND4)를 통해 출력이 로우레벨이 되게 됨으로써 인버터(IV13)로부터는 제6도(f)에 나타낸 바와 같이 비트동기신호가 148회 입력될 때 하이레벨의 신호를 출력하게 된다.

그리고, 상기148비트 계수부(40)로부터의 출력은 데이터 스트로브신호 발생부(70)의 D플립플롭(F2)의 클록입력단(CLK)에 인가되게 되고, 상기 타임슬롯동기신호 발생부(20)의 낸드게이트(NAND3)로부터의 출력이 D플립플롭(F2)의 클리어단(CLR)으로 인가되게 되는바, 이에 따라 상기 D플립플롭(F2)은 상기148비트 계수부(40)로부터 하이레벨의 신호가 출력되는 시점에서 상기 타임슬롯동기신호 발생부(20)로부터 로우레벨의 신호가 출력될 때까지의 시간구간동안 그 반전 출력()이 로우레벨의 클록신호를 출력하게 되고, 이 출력신호와 상기 타임슬롯동기신호 발생부(20)의 출력이 제1앤드게이트(AND5)와 논리곱되어 제6도(h)와 제7도(d)에 나타낸 바와 같이 해당 타임슬롯에서 148의 유효데이터비트에서만 비트동기신호 즉, 48클록신호가 된다.

이어, 타임슬롯번호 생성부(50)는 카운터(C8)가 상기 타임슬롯동기신호발생부(20)에서 출력되는 타임슬롯동기신호를 계수하여 타임슬롯번호 데이터를 출력하게 되는바, 이때 카운터(C8)는 최상위 출력단(QA4)의 출력신호가 클리어신호로서 사용되도록 되어 있기 때문에 1부터 7까지(TS1~TS7)의 타임슬롯번호, 즉“001~111”의 타임슬롯번호를 출력한 후 출력(QA4, QA3, QA2, QA1)이 “1000”이 될 때 클리어되어 “000”, 즉 TSO의 타임슬롯번호를 출력하게 된다.

또한, 상기 타임슬롯번호 생성부(50)에서 출력되는 타임슬롯번호는 타임슬롯 스트로브신호 발생부(60)의 제1 및 제2비교기 (CP1, CP2)에 설정되어 있는 기준 데이터값과 비교하게 되는바, 제1비교기(CP1)에서는 설정된 기준 데이터값“000”, 즉0과 타임슬롯번호가 일치하는 경우 하이레벨신호를 출력하게 되고, 제2비교기(CP2)에서는 “001”, 즉 1과 타임슬롯번호가 일치하는 경우 하이레벨신호가 출력되게 된다.

그리고, 상기 제1 및 제2비교기(CP1, CP2)로부터 출력된 신호는 인버터(IV21, IV22)를 통해 상기 D플립플롭(F1)을 프리셋트 (PRESET) 및 클리어(CLEAR)시킴으로서 설정된 타임슬롯, 즉 제7도(C)에 나타낸 바와 같이 제로타임슬롯(TS0)에 대응하는 스트로브신호가 출력되게되고, 이 타임슬롯 스트로브신호는 상기 데이터 스트로브신호 발생부(70)의 제1앤드게이트(AND5)의 출력과 제2앤드게이트(AND6)를 통해 논리곱되어 제7도(E)에 나타낸 바와 같이 해당 타임슬롯에 대응되는 데이터 스트로브신호가 출력되게 된다.

또한, 제5도(a)에서 프레임동기신호 생성부(80)는 상기 타임슬롯번호 계수부(50)의 카운터(C8)의 출력이“1000”, 즉 8이 될 때 낸드게이트(NAND4)의 출력이 로우레벨로 되면서 인버터(IV26)의 출력이 하이레벨로 되고, 이어 타임슬롯번호 생성부(50)의 인버터(IV20)에 의해 카운터(C8)가 클리어되어 카운터(C8)의 출력이“0000”이 되면, 인버터(IV26)의 출력이 다시 로우레벨로 됨으로써, 프레임동기신호 생성부(80)로부터는 제8도(e)에 나타낸 바와 같이 데이터 프레임에 대응되는 동기신호가 출력되게 된다.

이어, 상기 프레임동기신호 생성부(80)에서 출력되는 프레임동기신호는 프레임번호 계수부(90)에서 계수되고, 그 계수치가 카운터(C9, C10)의 출력단(QB4~QB1, QA4~QA1)을 통해 출력되어 비교기(CP3)의 데이터 입력단(P0~P7)에 결합되게 된다.

이어, 비교기(CP3)에서는 데이터 입력단(P0~P7)응로 입력되는 상기 카운터(C9, C10)에 의한 계수치 데이터와 데이터 입력단(Q0~Q7)으로 입력되는 기준 데이터를 비교하여 입력단(Q7~Q0)으로 입력되는 데이터가“1100 1100”이 되어 그 기준 데이터값과 동일하게 되면, 즉 상기 카운터(C9, C10)에 의한 계수치가 51이 되면 하이레벨의 신호를 출력하게된다.

그리고, 상기 하이레벨의 신호는 인버터(IV27)를 통해 상기 카운터(C9, C10)의 클리어 입력단(CLR)으로 인가되어 그 카운터(C9, C10)를 클리어시킴과 더불어 클록신호 출력부(100)에 인가되게 된다.

이어, 클록신호 출력부(100)에서는 상기 비교기(CP3)의 출력이 하이 레벨이 되는 상승엣지에서 D-플립플롭(F3)의 반전출력()이 로우레벨이 되고, 이후 그 로우레벨 출력()에 의해 D-플립플롭(F2)이 클리어 되어 출력()이 다시 하이레벨로 되게 됨으로써 제8도(C)에 나타낸 바와 같이 51-멀티프레임 에 대한 51-멀티프레임 동기신호를 출력하게 된다. 또한, 이때 이 51-멀티프레임 동기신호는 상술한 리셋트부(30)의 제2앤드게이트(AND3)로 입력되게 됨으로써 비트동기신호 발생부(10)의 제1 및 제2카운터(C1, C2)는 클리어 되게 된다.

즉, 제8도는 상기 클록신호 출력부(100)에서 출력되는 51-멀티프레임에 대한 동기신호를 나타낸 타이밍챠트로서, 제8도에서(A)는 51-멀티프레임의 구성을 나타낸 것이고, (b)는 프레임동기신호 생성부(80)에서 출력되는 각 프레임에 대한 동기신호이며, (c)는 상기 클록신호 출력부(90)에서 출려되는 51-멀티프레임의 동기신호를 나타낸 것이다.

한편, 상기 제5도(a)에서 프레임번호 계수부(90)의 카운터(C9, C10)에 의해 계수되는 프레임번호는 이후에 설명할 업링크 독립제어채널 데이터 스트로브신호 발생부(120)의 제1~제4비교기(CP4~CP7)의 각각의 데이터입력단(P0~P5)에 입력되게 되는 바, 상기 제1~제4비교기(CP4~CP7)는 상기 래치회로(LA1)로부터 입력되는 설정된 독립제어채널 번호를 근거로 생성된 업링크 독립제어채널 프레임번호와 상기 프레임번호 계수부(90)로부터 입력되는 프레임번호를 비교하여 양 데이터값이 일치하는 경우에 하이레벨신호를 출력하게 된다.

즉, 상기 래체회로(LA1)로부터 출려되는 독립제어채널번호에 해당되는 3비트의 데이터가 상기 업링크 독립제어채널 프레임번호 생성부(110)의 제1가산기(ADD1)에서 상위로 2비트 시프트된 입력단 A2, A3로 입력됨과 더불어 제2가산기(ADD2)의 최하위 입력단 A0로 입력되고, 상기 제1가산기(ADD1)의 캐리출력단(C4)이 제2가산기(ADD2)의 캐리입력단(C0)과 접속됨으로써 제1간산기(ADD1)로부터 출력되는 캐리가 제2가산기(ADD2)에서 가산되게 된다.

또한, 상기 제1가산기(ADD1)에서는 상기 래치회로(LA1)로부터 입력되는 데이터에 대하여 상위로 2비트 시프트 시키게 됨에 따라 할당된 독립제어채널번호에 4배가 가산됨과 더불어4배 가산된 데이터 값에 15를 가산하여 6비트의 프레임번호 데이터를 제3~제10가산기 (ADD3~ADD10)로 입력하게 된다.

이에 따라, 상기 제3 및 제4~제9 및 10가산기(ADD3, ADD4~ADD9, ADD10)는 입력된 프레임번호에 대하여“0~3”까지 순차적으로 1씩 가산하여 상기 독립제어채널 데이터 스트로브신호 발생부(120)의 제1비교기~제4비교기(CP4~CP7)의 입력단(Q0~Q5)으로 입력하게 된다.

예컨대, 상기 래치회로(LA1)에 할당된 독립제어채널 번호데이터가 7인 경우“111”의 데이터가 상기 업링크 독립제어채널 프레임번호 생성부(110)의 제1가산기(ADD1)의 2비트 상위 입력단 A3, A4와 제2가산기(ADD2)의 최하위입력단 A1으로 입력되게 되는 바, 제1가산기와 제2가산기(ADD1, ADD2)를 통해 상기 래치회로(LA1)로부터 입력되는 할당된 독립제어채널 번호에 4배가 증가됨과 더불어 15가 가산됨으로써 업링크에 대한 프레임번호로 환산된 43의데이터 즉“101011을 상기 제3 및 제4가산기(ADD3, ADD4)~제9 및 제10가산기(ADD9, ADD10)로 입력하게 된다.

즉, 제4도(d)에 도시된 바와 같이 독립제어채널번호7에 해당되는 D7의 독립제어채널이 43번의 프레임부터 시작되게 된다.

이에 따라, 입력된 43의 프레임번호는 제3 및 제4가산기(ADD3, ADD4)를 통해 0이 가산된“101011”의 프레임번호가 상기 업링크 독립제어채널 데어터 스트로브신호 발생부(120)의 제1비교기(CP4)로 입력되게 되고, 이와 마찬가지로 상기 제2∼제4비교기(CP5~CP7)로 상기 제3~제8가산기(ADD3~ADD8)로부터 상기 제1 및 제2가산기(ADD1, ADD2)와 같이 환산된 프레임번호에 대하여 순차적으로 1이 가산되어 입력되는 프레임 번호“101100”,“101101”, “101110”, 즉 43, 44, 45이 입력되면 상기 제1~제4비교기(CP4~CP7) 는 상기 프레임번호 계수부(90)로부터 입력되는 프레임번호와 비교한 후, 양 번호가 일치하는 우 하이레벨신호를 출력하게 된다.

따라서, 상기 독립제어채널 데이터 스트로브신호 발생부(120)에서 제1 및 제2비교기(CP4, CP5)로부터의 출력신호와 제3 및 제4비교기(CP6, CP7)로부터의 출력신호는 제1 및 제2오아게이트(OR1, OR2)를 통해 각각 논리합된 후 다시 제3오아게이트(OR3)를 통해 논리합됨으로써, 제9도(b)에 나타낸 바와 같이 상기 래치회로(LA1)로부터 할당된 독립제어채널번호 즉, 7에 해당되는 업링크 독립제어채널로서 F43~F 46으로 할당된“D7”의 스트로브신호가 출력되게 된다.

또한, 상기 제3오아게이트(OR3)의 출력은 제7도(e) 및 제9(c)에 나타낸 상기 데이터 스트로브신호 발생부(70)로부터 출력, 즉 할당된 타임슬롯에 대한 데이터 스트로브신호와 앤드게이트(AND8)를 통해 논리곱되어 출력되게 된다.

따라서, 제9도(d)에 나타낸 바와 같이 해당 타임슬롯에 대응되는 업링크 독립제어채널의 데이터 스트로브신호가 출력되게 된다.

즉, 상기 실시예에 의하며, 13MHz의 클록신호를 근거로 각 데이터 비트에 대응하는 비트동기신호를 생성하고, 이 비트동기신호와 상기 클록신호를 이용하여 156.25비트의 구간을 갖춘 타임슬롯동기신호를 생성함과 더불어 148비트신호를 생성하게 된다.

또한, 상기 타임슬롯 동기신호의 계수치와 기준 타임슬롯번호가 일치할 때에 데이터 송수신을 위한 타임슬롯 스트로브신호를 생성한 후 상기 148비트 신호와 논리적으로 결합됨으로써 할당된 타임슬롯에 대한 데이터 스트로브신호를 생성함과 더불어, 상기 타임슬롯 동기신호의 계수에 따라 생성되는 타임슬롯번호를 이용하여 프레임동기신호를 생성하고, 이 프레임동기신호를 계수하여 프레임번호를 생성하게 된다.

그리고, 이 프레임번호와 8명의 가입자에 대하여 할당된 독립제어채널번호를근거로 생성된 업링크에 대한 프레임번호를 비교하여 양 데이터 값이 일치하는 기간에 대응하는 타임슬롯 데이터 스트로브신호를 출력함으로써 8명의 가입자에 대하여 데이터 송수신을 위한 업링크 독립제어채널 데이터 스트로브신호를 생성하게 된다.

또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 기지국에서 단말기로 제어데이터(Control Data)를 전송함에 있어서 기지국을 통해 할당받은 제어데이터번호와 자체적으로 생성한 13MHz의 기준클록을 근거로 8명의 가입자에 대하여 독립제어채널(SDCCH)에 대한 스트로브신호를 생성할 수 있도록 된 개인통신용 단말기의 업링크 독립제어채널 데이터 스트로브신호 발생장치를 실현할 수 있게 된다.

Claims

13MHz의 기준클록을 생성하는 클록발생수단과, 상기 기준클록과 프레임개시신호를 근거로 비트동기신호를 생성하는 비트동기신호발생수단 및, 상기 비트동기신호와 기준클록을 근거로 타임슬롯동기신호를 생성하는 타임슬롯동기신호 발생수단을 구비하여 구성된 개인통신용 단말기에 있어서, 상기 타임슬롯동기 신호를 계수하여 현재의 타임슬롯번호를 출력하는 타임슬롯번호 계수수단과, 상기 비트동기신호를 계수하여 148이 되는 때에 해당 비트신호를 출력하는 148비트신호 발생수단, 할당된 타임슬롯번호와 상기 타임슬롯번호 계수수단에 의해 계수된 타임슬롯번호가 일치하는 때에 상기 148비트신호 발행수단과의 논리적인 결합을 통해 해당 타임슬롯에 대응되는 데이터 스트로브신호를 출력하는 데이터 스트로브신호 발생수단, 상기 타임슬롯번호 계수수단으로부터 출력되는 타임슬롯번호를 근거로 프레임동기신호를 출력하는 프레임동기신호생성수단, 상기 프레임동기신호 생성수단으로부터 출려되는 프레임동기신호를 계수하여 프레임번호데이터를 출력하는 프레임번호 계수수단, 8명의 가입자에 대하여 할당된 3비트 독립제어채널번호데이터의 최하위와 제1상위 출력의 데이터가 상위 2비트로 쉬프트하여 입력됨과 더불어 15를 가산한 후, 다시 0부터 3까지 순차적으로 1씩 가산하여 4프레임의 해당 독립제어채널에 대응되는 프레임번호를 출력하기 위한 가산수단이 구비된 업링크 독립제어채널 프레임번호 생성수단 및, 상기 프레임번호 계수수단에 의해 계수된 프레임번호가 상기 다운링크 독립제어채널 프레임번호와 일치하는 기간에, 할당된 타임슬롯에 대응하는 데이터 스트로브신호를 출력하는 독립제어채널 데이터 스트로브신호 발생수단을 포함하여 구성된 것을 특징으로 하는 개인통신용 단말기의 업링크 독립제어채널 데이터 스트로브신호 발생장치.