KR100196514B1

KR100196514B1 - Detection circuit for state of removing protection membrane

Info

Publication number: KR100196514B1
Application number: KR1019960076306A
Authority: KR
Inventors: 김진완
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1999-06-15
Also published as: KR19980057036A

Abstract

1 청구범위에 기재된 발명이 속한 기술분야1 TECHNICAL FIELD OF THE INVENTION

보호막 제거 여부 검출회로.Detecting whether the protective film is removed.

2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention

반도체 표면의 보호막이 제거되어 침내부의 테이터가 노출되는 현상을 방지하기 위해 보호막이 제거된 경우 이를 감지할 수 있는 검출회로를 제공.It provides a detection circuit that can detect when the protective film is removed in order to prevent the protection film on the semiconductor surface from being exposed.

3. 발명이 해결방법의 요지3. Summary of the Invention Solution

보호막이 제거되기 전에는 금속사이의 유전체는 보호막 물질이지만 보호막이 제거된 후에는 금속사이의 유전체로 공기가 되어 금속사이의 정전용량값이 변화하는데, 이러한 정전용량값의 변화를 감지하여 보호막 제거 여부를 검출함.Before the protective film is removed, the dielectric between the metals is a protective material, but after the protective film is removed, the dielectric between the metals becomes air to change the capacitance between the metals. Detected.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 칩 보호 회로.Semiconductor chip protection circuit.

Description

Protective circuit removal detection circuit

본 발명은 반도체 칩 보호회로에 관한 것으로서, 특히 웨이퍼상의 보호막이 제거되었는지의 여부를 감지하기 위한 보호막 제거 여부 검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip protection circuit, and more particularly, to a protection film removal detection circuit for detecting whether a protection film on a wafer has been removed.

현재 컴퓨터관련 산업분야에서 마이크로프로세서의 사용이 증가되고 있는데, 특히 정보산업 분야에서는 정보의 유출을 방지하기 위하여 특수한 마이크로프로세서를 사용하여 칩의 보안성을 강화함으로서 정보 유출에 따른 사용자의 피해를 최대한 줄이는 노력을 하고 있다. 이러한 보안성을 강화하는 한 방법으로 보호막 제거 여부 검출회로를 사용하고 있다.Currently, the use of microprocessors is increasing in computer-related industries. In particular, in the information industry, a special microprocessor is used to prevent the leakage of information, thereby enhancing the security of the chip, thereby minimizing the damage of users due to information leakage. I'm trying. One way to enhance this security is to use a protective film detection circuit.

현재 정보의 유출을 방지하기 위한 방법은 많이 제기되고 있다. 시스템 레벨에서 정보를 서로 주고 받는 동안 외부의 모니터링(monitoring)에 의해 데이터가 그대로 노출되는 것을 막기 위하여 데이터를 암호화함으로서 설사 데이터가 유출된다고 하더라도 암호가 해독되기 전까지는 그 데이터는 의미가 없게 된다. 이와 같이 데이터를 암호화하는 방법이 널리 쓰인다. 한편 칩 레벨에서는 외부에서 신호를 인가하여 칩내부의 프로그램된 데이터를 읽어내려 할 때 칩내부의 보안성 논리회로로 인해 불가능하다. 그러나 이와 같은 방법으로는 패키지를 제거하여 웨이퍼상태에서 칩내부 버스를 직접 모니터링할 경우에는 칩내부 데이터는 노출될 수 밖에 없다.There are a lot of ways to prevent the leakage of information. Even if data is leaked by encrypting the data to prevent data from being exposed by external monitoring while exchanging information at the system level, the data becomes meaningless until it is decrypted. This method of encrypting data is widely used. On the other hand, at the chip level, it is impossible to read the programmed data inside the chip by applying a signal from the outside due to the security logic circuit inside the chip. However, in this way, if the package is removed and the internal chip bus is directly monitored in the wafer state, the chip internal data is exposed.

따라서 상기의 문제점을 해결하기 위하여 안출된 본 발명의 목적은 패키지가 제거된 웨이퍼에서 보호막이 제거되면 이를 검출하여 인터럽터를 발생하여 칩이 더 이상 동작을 하지 않도록 하는 보호막 제거 여부 검출회로를 제공하는 것이다.Accordingly, an object of the present invention devised to solve the above problems is to provide a protective film removal detection circuit that detects when a protective film is removed from a wafer from which a package is removed and generates an interrupter so that the chip no longer operates. .

본 발명에서는 금속사이의 유전율의 변화에 따라 정전요량값이 달라지는 것을 이용하는데 보호막이 제거되기 전에는 금속사이의 유전체가 보호막이던 것이 보호막이 제거된 후에는 금속사이의 유전체로 공기가 되어 금속사이의 정전용량값이 변하게 된다. 이러한 정전용량의 변화를 감지하여 보호막 제거 여부를 검출한다.In the present invention, the electrostatic capacity value varies according to the change of dielectric constant between metals. Before the protective film is removed, the dielectric between the metals is a protective film. The capacity value will change. The change in capacitance is detected to detect whether the protective film is removed.

제1도는 본 발명에 따른 보호막 제거 여부 검출회로의 구성도.1 is a block diagram of a protective film removal detection circuit according to the present invention.

제2도는 보호막이 제거되지 않은 경우 본 발명에 따른 보호막 제거 여부 검출회로내 각 노드의 전압을 보여주는 예시도.2 is an exemplary view showing the voltage of each node in the protective film removal detection circuit according to the present invention when the protective film is not removed.

제3도는 보호막이 제거된 경우 본 발명에 따른 보호막 제거 여부 검출회로내 각 노드의 전압을 보여주는 예시도이다.3 is an exemplary view showing voltages of each node in the protection film removal detection circuit according to the present invention when the protection film is removed.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 클럭입력부 12 : 전압분배부11: clock input 12: voltage divider

13 : 전력소모 제어부 14 : 충방전부13: power consumption control unit 14: charging and discharging unit

15 : 출력부15: output unit

상기의 목적을 달성하기 위하여 본 발며은 클럭신호를 입력받는 클럭입력부; 상기 클럭입력부의 출력전압을 분할하는 전압분배수단; 상기 전압분배수단의 출력 전압 레벨에 따라 충방전이 일어나는 충방전수단; 상기 전압분배수단의 출력전압의 레벨에 상관없이 상기 충방전수단에서 충방전이 일어나지 않도록 하여 전력소모를 줄일 수 있는 전력소모제어수단; 및 상기 충방전수단의 출력전압 레벨을 출력시키는 출력부늘 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention comprises a clock input unit for receiving a clock signal; Voltage division means for dividing an output voltage of the clock input unit; Charging and discharging means for charging and discharging according to the output voltage level of the voltage dividing means; Power consumption control means for reducing power consumption by preventing charge and discharge from occurring in the charge / discharge means regardless of the level of the output voltage of the voltage distribution means; And an output scale for outputting an output voltage level of the charging and discharging means.

이하 첨주된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 보호막 제거 여부 검출회로의 구성도이며, 여기서 도면 부호 11은 클럭입력부, 12는 전압분배부, 13은 전력소모 제어부, 14는 충방전부 그리고 15는 출력부를 각각 나타낸다.1 is a block diagram of a protective film removal detection circuit according to the present invention, wherein reference numeral 11 denotes a clock input unit, 12 denotes a voltage divider, 13 denotes a power consumption controller, 14 denotes a charge and discharge unit, and 15 denotes an output unit.

또한 제1도에서 신호 Pin은 전력소모를 줄이기 위한 신호로 사용되며 이 신호의 레벨이 하이(high)이면 본 발명에 따른 보호막 제거 여부 검출회로는 더 이상 동작을 하지 않아 전력소모를 줄일 수 있다. 한편 신호 CLK는 본 발명에 따른 보호막 제거 여부 검출회로를 구동하는 클럭으로서 마이크로프로세서에서는 내부 클럭을 사용할 수 있다. 그리고 신호 Dout은 본 발명에 따른 보호막 제거 여부 검출회로의 출력신호이다.In addition, in FIG. 1, the signal pin is used as a signal for reducing power consumption. When the level of the signal is high, the protection film removal detection circuit according to the present invention does not operate any more, thereby reducing power consumption. On the other hand, the signal CLK is a clock for driving the protective film removal circuit according to the present invention can use an internal clock in the microprocessor. And the signal Dout is the output signal of the protective film removal detection circuit according to the present invention.

상기 클럭입력부(11)는 상기 신호 CLK를 입력받아 반전하는 인버터(IN1)와 게이트가 상기 신호 CLK와 연결된 N형 MOS(MN2)로 구성되어 있다.The clock input unit 11 includes an inverter IN1 that receives the signal CLK and inverts it, and an N-type MOS MN2 having a gate connected to the signal CLK.

상기 전압분배부(12)는 상기 인버터(IN1)의 출력을 입력받아 반전하는 인버터(IN2), 상기 인버터(IN2)의 입력을 다시 반전하는 인버터(IN3), 상기 인버터(IN1)의 출력을 게이트로 입력받는 P형 MOS(MP1), 상기 N형 MOS(MN2)의 출력을 게이트로 입력받고 상기 P형 MOS(MP1)와 직렬 연결된 N형 MOS(MN1), 상기 인버터(IN3)와 상기 N형 MOS(MN1)사이에 있는 금속결합 커패시터(Cm)로 이루어져 있다.The voltage divider 12 receives an output of the inverter IN1 and inverts the inverter IN2, an inverter IN3 that inverts the input of the inverter IN2, and gates the output of the inverter IN1. A P-type MOS (MP1), an N-type MOS (MN2) inputted as a gate, and an N-type MOS (MN1) connected in series with the P-type MOS (MP1), the inverter IN3 and the N-type It consists of a metal-coupled capacitor (Cm) between the MOS (MN1).

상기 전력소모 제어부(13)는 상기 신호 Pin 을 한 입력신호로 또한 상기 전압분배부(12)의 출력신호를 나머지 입력신호로 받는 2입력 부정논리합회로(NOR)와 상기 부정논리합회로(NOR)의 출력을 반전하는 인버터(IN4)로 이루어져 있다.The power dissipation control unit 13 of the two input negative logic circuit (NOR) and the negative logic circuit (NOR) to receive the input signal of the signal Pin and the output signal of the voltage distribution unit 12 as the remaining input signal. It consists of inverter IN4 which inverts the output.

한편 상기 충방전부(14)는 상기 인버터(IN4)의 출력을 게이트로 입력받는 P형 MOS(MP2), 전원전압을 게이트로 입력받고 상기 P형 MOS(MP2)와 직렬 연결된 N형 MOS(MN3), 게이트와 소오스가 함께 연결된 P형 MOS(MP3), 상기 P형 MOS(MP3)와 직렬연결된 N형 MOS(MN4), 상기 N형 MOS(MN4)의 게이트 및 상기 N형 MOS(MN3)의 소오스에 일측이 연결되어 있고 타측이 접지로 연결된 충방전용 커패시터(C)로 이루어져 있다.Meanwhile, the charge / discharge unit 14 is a P-type MOS (MP2) receiving the output of the inverter IN4 as a gate and an N-type MOS (MN3) connected in series with the P-type MOS (MP2) receiving a power supply voltage as a gate. A P-type MOS (MP3) having a gate and a source connected together, an N-type MOS (MN4) connected in series with the P-type MOS (MP3), a gate of the N-type MOS (MN4), and a source of the N-type MOS (MN3) One side is connected to the other side is composed of a charge and discharge capacitor (C) connected to the ground.

또한 상기 출력부(15)는 상기 충방전부(14)의 출력을 반전하는 인버터(IN5), 상기 인버터(IN5)의 출력을 반전하는 인버터(IN6)로 이루어져 있다.In addition, the output unit 15 includes an inverter IN5 for inverting the output of the charge / discharge unit 14 and an inverter IN6 for inverting the output of the inverter IN5.

제2도는 보호막이 제거되지 않은 경우 본 발명에 따른 보호막 제거 여부 검출회로내 각 노드의 전압을 나타내는 예시도이며, 즉 웨이퍼에서 보호막이 제거되기전의 시뮬레이션 결과다.2 is an exemplary diagram showing the voltage of each node in the protective film removal detection circuit according to the present invention when the protective film is not removed, that is, the simulation result before the protective film is removed from the wafer.

이제 제2도를 참조하여 본 발명에 따른 보호막 제거 여부 검출회로의 동작을 알아보자.Now, referring to FIG. 2, the operation of the protective film removal detection circuit according to the present invention will be described.

신호 CLK는 일정한 주파수로 발진하고 있고 신호 Pin은 레벨이 로우(low)인 것을 알 수 있다.It can be seen that the signal CLK is oscillating at a constant frequency and the signal Pin is at a low level.

먼저 신호 CLK이 레벨 로우일 때 노드 1 및 노드 6은 레벨 하이가 된다. 그런데 노드 2는 제2도에서 보는 바와 같이 상기 N형 MOS(MN1)를 겨우 턴-온(turn-on)시킬 수 있을 정도의 전압 레벨을 갖는다. 이는 상기 금속결합 커패시티(Cm)와 상기 N형 MOS(MN1)의 게이트가 직렬로 연결되어 전압 분배기 역할을 하는데, 여기서 상기 금속결합 커패시터(Cm)의 값은 N형 MOS(MN1)를 턴-온 시킬 수 있을 정도의 전압이 노드2에 생성되도록 조정되어 있다. 노드 6의 전압레벨은 하이가 되고 노드 2에는 노드 6의 분할된 전압이 생성되어 상기 N형 MOS(MN1)를 턴-온 시킨다. 따라서 노드 4의 전압레벨은 로우가 되어 상기 커패시스터(C)가 충전되므로 상기 N형 MOS(MN4)가 턴-온되고 상기 신호 Dout은 레벨 로우가 된다.First, node 1 and node 6 are level high when signal CLK is level low. However, as shown in FIG. 2, the node 2 has a voltage level enough to turn on the N-type MOS MN1. This is a metal divider capacitor (Cm) and the gate of the N-type MOS (MN1) is connected in series to serve as a voltage divider, wherein the value of the metal-coupled capacitor (Cm) turns the N-type MOS (MN1)- The voltage is turned on so that it can be turned on. The voltage level of node 6 becomes high and the divided voltage of node 6 is generated in node 2 to turn on the N-type MOS MN1. Therefore, since the voltage level of node 4 becomes low so that the capacitor C is charged, the N-type MOS MN4 is turned on and the signal Dout becomes level low.

반대로 상기 신호 CLK이 레벨 하이 일때는 노드 1은 레벨 로우가 되며, 노드 2는 상기 N형 MOS(MN2)가 턴-온됨에 따라 레벨 로우가 되고 노드 6도 레벨 로우가 된다. 따라서 노드 4가 레벨 하이가 되어 상기 P형 MOS(MP2)가 턴-오프되기에 상기 커패시터(C)가 방전되기 시작한다. 그런데 상기 N형 MOS(MN3)의 저항 값이 크기 때문에 상기 커패시터(C)의 전하가 완전히 방전되는데 상당한 시간이 걸리므로 노드 5의 전압 레벨이 N형 MOS(MN4)를 턴-온시킬 정도가 되기 전에 상기 신호 CLK이 레벨 로우로 되어 앞에서와 같은 동작으로 상기 커패시터(C)는 다시 충전된다. 따라서 N형 MOS(MN4)는 항상 턴-온 상태로 되어 상기 신호 Dout은 항상 레벨 로우가 됨을 제2도에서 알 수 있다.On the contrary, when the signal CLK is level high, node 1 becomes level low, and node 2 becomes level low as the N-type MOS MN2 is turned on, and node 6 also becomes level low. Accordingly, the capacitor C starts to be discharged because the node 4 is leveled high and the P-type MOS MP2 is turned off. However, since the resistance value of the N-type MOS MN3 is large, it takes a considerable time for the charge of the capacitor C to be completely discharged, so that the voltage level of the node 5 is enough to turn on the N-type MOS MN4. Before the signal CLK is brought low, the capacitor C is charged again in the same operation as before. Accordingly, it can be seen from FIG. 2 that the N-type MOS MN4 is always turned on and the signal Dout is always at a level low.

한편 제3도는 보호막이 제거된 경우 본 발명에 따른 보호막 제거 여부 검출회로내 각 노드의 전압을 나타내는 예시도이며, 웨이퍼에서 보호막이 제거된 후의 시뮬레이션 결과를 보여주고 있다.On the other hand, Figure 3 is an exemplary diagram showing the voltage of each node in the protective film removal detection circuit according to the present invention when the protective film is removed, and shows the simulation result after the protective film is removed from the wafer.

이제 보호막이 제거되었다고 가정하자. 상기 금속결합 커패시터(Cm)의 정전용량은 앞의 경우보다 더 작은 값(약 1/2Cm)이 된다. 이는 금속사이의 유전체가 공기로 채워졌기 때문이다.Now assume that the shield has been removed. The capacitance of the metal coupling capacitor Cm is smaller than the previous case (about 1/2 Cm). This is because the dielectric between the metals is filled with air.

상기 신호 CLK이 레벨 하이일 때 노드1과 노드 2는 레벨 로우가 되어 상기 P형 MOS(MP2)를 턴-오프시킨다. 이와 반대로 상기 신호 CLK이 레벨 로우일 때 노드 1은 레벨 하이가 되고 노드 6도 역시 레벨 하이가 되어 상기 금속결합 커패시터(Cm)와 N형 MOS(MN1)로 형성되는 전압 분배기능으로 인해 노드 2에 전압이 생성되는데, 이 전압은 상기 N형 MOS(MN1)의 문턱전압보다 낮기 때문에 상기 N형 MOS(MN1)는 턴-오프되어 노드 3의 레벨은 이전 상태를 그대로 유지하여 상기 P형 MOS(MP2)는 여전히 턴-오프 상태로 된다. 따라서 노드 5는 항상 레벨 로우가 되어 상기 신호 Dout은 항상 레벨 하이가 됨을 알 수 있다.When the signal CLK is level high, node 1 and node 2 are level low to turn off the P-type MOS (MP2). On the contrary, when the signal CLK is level low, node 1 becomes high and node 6 also becomes high, resulting in the voltage division function formed by the metal coupling capacitor Cm and the N-type MOS MN1. A voltage is generated, and since the voltage is lower than the threshold voltage of the N-type MOS MN1, the N-type MOS MN1 is turned off so that the level of the node 3 remains at the previous state, so that the P-type MOS (MP2) is maintained. ) Is still turned off. Therefore, it can be seen that node 5 is always at a low level, and thus the signal Dout is always at a high level.

마직막으로 상기 신호 Pin에 대해서 설명하면 다음과 같다.Finally, the signal pin will be described as follows.

지금까지는 상기 신호 Pin이 레벨 로우인 경우에 대해서만 살펴보았다. 그러나 상기 신호 Pin이 레벨 하이가 되면 노드 3의 전압레벨에 관계없이 노드 4는 레벨 하이가 되어 상기 P형 MOS(MP2)가 턴-오프되므로 상기 신호 Dout은 항상 레벨 하이가 되고 상기 커패시터(C에서 전하의 충방전동작이 일어나지 않기 때문에 전력소모를 줄일 수 있다.So far, only the case where the signal Pin is at a level low has been described. However, when the signal Pin goes high, node 4 goes high regardless of the voltage level of node 3, so that the P-type MOS (MP2) is turned off, so that the signal Dout always goes high. Since the charge / discharge operation of the charge does not occur, power consumption can be reduced.

따라서 상기의 본 발명은 칩 패키지를 제거하고 웨이퍼의 보호막을 제거하여 칩 내부의 데이터 버스를 모니터링하려는 시도를 감지할 수 있기에 칩 사용자의 피해를 최대한 막는데 효과적이다.Therefore, the present invention is effective in preventing damage to the chip user since the chip package can be removed and the protective film of the wafer can be detected to detect an attempt to monitor the data bus inside the chip.

본 발명은 웨이퍼의 보호막이 제거되는지의 여부를 검출할 수 있기에 칩 사용자의 피해를 최소화하는데 효과적이다.The present invention is effective in minimizing damage to chip users since it is possible to detect whether the protective film of the wafer is removed.

Claims

A clock input unit configured to receive a clock signal; Voltage division means for dividing an output voltage of the clock input unit; Charging and discharging means for charging and discharging charges according to the output voltage level of the voltage dividing means; Power consumption control means for reducing power consumption by preventing charge and discharge from occurring in the charge / discharge means regardless of the level of the output voltage of the voltage distribution means; And an output unit configured to output an output voltage of the charging and discharging means.

2. The protection layer detecting circuit of claim 1, wherein the clock input unit comprises a first N-type MOS transistor connected to the clock signal and a first inverter for receiving a clock signal and inverting the clock signal.

2. The apparatus of claim 1, wherein the voltage dividing means comprises: a second inverter configured to invert the output of the first inverter; A third inverter for inverting the input of the second inverter again; A first P-type MOS transistor receiving the output of the first inverter as a gate; A second N-type MOS transistor connected to the first P-type MOS transistor in series with a gate of an output of the first N-type MOS transistor; And a first capacitor connected between the third inverter and the second N-type MOS transistor to divide an output voltage of the third inverter.

2. The power consumption control means according to claim 1, wherein the power consumption control means inverts the outputs of the two input negative logic circuit and the negative logic circuit which receive the control signal Pin as the input signal and the output signal of the voltage distribution means as the remaining input signals. And a fourth inverter configured to remove the protective film.

The semiconductor device of claim 1, wherein the charging and discharging means comprises: a second P-type MOS transistor configured to receive an output of the fourth inverter as a gate; A third N-type MOS transistor receiving a power supply voltage through a gate and connected in series with the second P-type MOS transistor; A third P-type MOS transistor having a gate and a source connected together; A fourth N-type MOS transistor connected in series with the third P-type MOS transistor; And a second capacitor having one side connected to the gate of the fourth N-type MOS transistor and the source of the third N-type MOS transistor and the other side connected to the ground.

2. The circuit according to claim 1, wherein the output unit includes a fifth inverter for inverting the output of the charging and discharging means and a sixth inverter for inverting the output of the fifth inverter.

4. The detection circuit of claim 3, wherein the capacitance of the first capacitor is changed when the protective film is removed.

6. The circuit according to claim 5, wherein the second capacitor always turns on the fourth N-type MOS transistor because the second N-type MOS transistor has a large resistance value.

The method of claim 1, wherein the power consumption control means when the control signal (Pin) is at a high level to reduce the power consumption by preventing charge and discharge in the second capacitor irrespective of the output voltage level of the voltage distribution means. A protective film removal detection circuit, characterized in that.