KR100275134B1

KR100275134B1 - A frequency detector

Info

Publication number: KR100275134B1
Application number: KR1019970019061A
Authority: KR
Inventors: 김윤기
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1997-05-16
Filing date: 1997-05-16
Publication date: 2000-12-15
Also published as: KR19980083680A

Abstract

PURPOSE: A frequency detector is provided to prevent malfunction of a smart card IC, etc. and unfaithful outflow of data by detecting a frequency having a very small duty. CONSTITUTION: A frequency detector includes an input unit(100) for performing a simple logic operation of an input signal and a standby mode signal. Sense units(200,300) sense the frequency lower than the operating frequency using the input signal. The sense units(200,300) consist of two blocks symmetrically constructed. The sense unit(200) checks a high level time of a clock and the sense unit(300) checks a low level time of the clock. An output unit(400) receive/buffers the sensed signal.

Description

A frequency detector

본 발명은 반도체 회로 기술에 관한 것으로, 특히 마이크로 프로세서에서 동작 주파수보다 낮은 주파수를 검출하는 회로에 관한 것이며, 더 자세히는 IC 카드 분야에서 낮은 주파수에서의 오동작 또는 부정하게 정보를 유출하려는 행위를 방지하기 위한 주파수 검출기에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor circuit technology, and more particularly, to a circuit for detecting a frequency lower than an operating frequency in a microprocessor, and more particularly, to prevent a malfunction at a low frequency or an illegal attempt to leak information in the field of an IC card. Relates to a frequency detector.

일반적으로, IC 카드 분야에서 주파수 검출기는 동작 주파수보다 낮은 주파수로 프로세서를 동작시켜 정보를 알고자 할 때, 프로세서의 동작을 중지시키는 역할을 한다.In general, in the field of IC cards, the frequency detector operates the processor at a frequency lower than the operating frequency to stop the operation of the processor when information is desired.

종래의 주파수 검출기들은 듀티 주기(duty cycle)가 같은 동작 주파수 이하의 클럭을 검출하는 방식으로 설계되어 있어서, 듀티가 다른 아주 작은 주파수는 검출하기가 힘들다.Conventional frequency detectors are designed in such a way that the duty cycle detects clocks with the same operating frequency or less, so that very small frequencies with different duty are difficult to detect.

예를 들어 하이레벨 쪽을 감지하고, 10㎒ 이하의 주파수를 검출하는 종래의 주파수 검출기에서는 동작 주파수와 듀티가 같은 10㎒ 이하의 주파수는 검출하지만 듀티가 다른 10㎒ 이하의 주파수는 검출하지 못하는 문제점이 있었다. 참고로, 일반적인 스마트 카드 IC에서 동작 주파수는 10㎒ 정도이다.For example, a conventional frequency detector that detects a high level side and detects a frequency below 10 MHz detects a frequency below 10 MHz with the same duty frequency as the operating frequency but does not detect a frequency below 10 MHz with a different duty. There was this. For reference, in a typical smart card IC, the operating frequency is about 10 MHz.

본 발명은 듀티가 다른 아주 작은 주파수를 검출하여 스마트 카드 IC 등의 오동작 및 부정한 데이터 유출을 방지하는 주파수 검출기를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a frequency detector that detects a very small frequency having a different duty to prevent a malfunction of a smart card IC or the like and an illegal data leakage.

도 1은 본 발명의 주파수 검출기의 블록 구성도.1 is a block diagram of a frequency detector of the present invention.

도 2는 본 발명의 일 실시예에 따른 주파수 검출기의 회로 구성도.Figure 2 is a circuit diagram of a frequency detector according to an embodiment of the present invention.

도 3 및 도 4는 상기 도 2에 도시된 주파수 검출기의 입력 신호 및 각 노드들의 타이밍도.3 and 4 are timing diagrams of respective nodes and an input signal of the frequency detector shown in FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

100 : 입력부 200 : 하이레벨 감지부100: input unit 200: high level detection unit

300 : 로우레벨 감지부 400 : 출력부300: low level detection unit 400: output unit

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 주파수 검출기는, 소정의 주파수를 가진 외부 클럭신호를 입력으로 하는 입력부; 상기 입력 신호의 하이레벨 주기를 감지하는 하이레벨 감지부; 상기 입력 신호의 로우레벨 주기를 감지하는 로우레벨 감지부; 및 상기 하이레벨 감지부 및 상기 로우레벨 감지부의 출력을 입력받아 최종적인 검출 결과를 출력하는 출력부를 구비하며, 상기 하이레벨 감지부 및 상기 로우레벨 감지부가 각각, 상기 입력부의 출력에 제어 받아 공급전원과 캐패시터 노드를 접속하는 PMOS 트랜지스터와, 상기 캐패시터 노드를 충/방전하는 캐패시터와, 소정의 문턱 전압을 기준으로 출력값을 결정하는 인버터와, 상기 캐패시터 노드에 제어 받아 접지전압과 상기 인버터를 접속하는 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.A characteristic frequency detector of the present invention for achieving the above technical problem, the input unit for inputting an external clock signal having a predetermined frequency; A high level detector for detecting a high level period of the input signal; A low level detecting unit detecting a low level period of the input signal; And an output unit configured to receive outputs of the high level detection unit and the low level detection unit and output a final detection result, wherein the high level detection unit and the low level detection unit are controlled by the output of the input unit, respectively, and supply power. And a PMOS transistor for connecting the capacitor node, a capacitor for charging / discharging the capacitor node, an inverter for determining an output value based on a predetermined threshold voltage, and an NMOS for controlling the ground node and the inverter under control of the capacitor node. A transistor is provided.

즉, 본 발명은 원하는 주파수로 제어 받는 PMOS 트랜지스터의 온/오프 동작에 의해 캐패시터에 충/방전되는 전하량이 일정하게 증감하여 출력 값은 변하지 않게 되지만 어느 정도 이상의 주기를 갖는 낮은 주파수가 입력되면 캐패시터 노드의 값이 변하게 되어 출력 상태를 바꾸게 되는 원리를 적용한 하이레벨 감지부 및 로우레벨 감지부를 각각 소정의 입력부와 출력부 사이에 구비한다.That is, according to the present invention, the amount of charge charged / discharged in the capacitor is constantly increased or decreased by the on / off operation of the PMOS transistor controlled at the desired frequency, so that the output value does not change, but when a low frequency having a certain period or more is inputted, the capacitor node A high level detector and a low level detector are applied between a predetermined input unit and an output unit, respectively, by applying a principle of changing the output state by changing the value of.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

첨부된 도면 도 1은 본 발명의 주파수 검출기의 블록 구성을 도시한 것으로, 본 발명의 주파수 검출기는 입력 신호 및 대기모드 신호의 간단한 논리 연산을 수행하는 입력부(100), 입력 신호에 의해 동작 주파수보다 낮은 주파수를 감지하는 감지부(200, 300), 감지된 신호를 받아 이를 버퍼링 해주는 출력부(400)로 구성된다.1 is a block diagram of a frequency detector according to an embodiment of the present invention. The frequency detector of the present invention includes an input unit 100 for performing a simple logic operation of an input signal and a standby mode signal, rather than an operating frequency by an input signal. Sensing unit 200 and 300 for detecting a low frequency, it is composed of an output unit 400 for receiving the buffered signal.

입력 신호는 외부에서 들어오는 클럭신호 PHI_EXT와 마이크로 프로세서가 대기 상태에 있을 때 전력 소모를 최소화하기 위해 추가한 STAND_BY 신호로 구성되어 있고, 출력 신호는 DET_OUT이다.The input signal consists of the external clock signal PHI_EXT and the STAND_BY signal added to minimize power consumption when the microprocessor is in the standby state. The output signal is DET_OUT.

본 발명은 특히 감지부(200, 300)에 중점을 둔 것으로, 감지부(200, 300)는 대칭적으로 구성된 두 개의 블록으로 구성된다. 이 중 위쪽 블록은 클럭의 하이레벨 주기(high level time)를 검사하는 하이레벨 감지부(200)이고, 아래쪽 블록은 클럭의 로우레벨 주기(low level time)를 검사하는 로우레벨 감지부(300)이다.The present invention particularly focuses on the sensing units 200 and 300, and the sensing units 200 and 300 are composed of two blocks symmetrically configured. The upper block is a high level detector 200 for checking a high level time of the clock, and the lower block is a low level detector 300 for checking a low level time of a clock. to be.

도 2는 본 발명의 일 실시예에 따른 주파수 검출기의 회로 구성을 나타낸 것으로, 이하 이를 참조하여 본 발명의 일 실시예에 따른 주파수 검출기의 상세 회로 구성 및 그 동작을 설명한다.2 illustrates a circuit configuration of a frequency detector according to an embodiment of the present invention. Hereinafter, a detailed circuit configuration and operation of the frequency detector according to an embodiment of the present invention will be described.

우선, 입력부(100)는 외부 클럭신호 PHT_EXT와 STAND_BY 신호를 NOR 게이트 NR을 통해 부정논리합하고 인버터 I1을 통해 반전시켜 하이레벨 센싱부(200)의 입력 신호 IN_high를 출력하고, 한편 외부클럭신호 PHT_EXT와 인버터 I2를 통해 반전된 STAND_BY 신호를 NAND 게이트 ND1를 통해 부정논리곱하여 로우레벨 센싱부(300)의 입력 신호 IN_low를 출력한다.First, the input unit 100 negatively sums the external clock signals PHT_EXT and STAND_BY signals through the NOR gate NR and inverts them through the inverter I1 to output the input signal IN_high of the high level sensing unit 200, and the external clock signal PHT_EXT and The STAND_BY signal inverted through the inverter I2 is negatively multiplied through the NAND gate ND1 to output the input signal IN_low of the low level sensing unit 300.

다음으로, 하이레벨 감지부(200)의 동작을 살펴보자.Next, let's look at the operation of the high level detection unit 200.

정상 동작 모드에서 STAND_BY 신호는 "0"상태이고, 입력 신호 PHT_EXT는 일정한 주기로 "0"과 "1"이 번갈아 가면서 입력된다. 따라서, NOR 게이트 NR1과 인버터 I1을 통과한 하이레벨 감지부(200)의 입력 신호 IN_high도 "0"과 "1"을 번갈아 가면서 PMOS 트랜지스터 M1을 온/오프(on/off)시키게 된다. 여기서 NMOS 트랜지스터 M2의 채널 길이는 크게 설계되어 있고, 이는 트랜지스터의 온(on) 저항을 크게 만들어서 PMOS 트랜지스터 M1에 의한 변화가 거의 캐패시터 노드 C_high에 나타나도록 하는 역할을 한다.In the normal operation mode, the STAND_BY signal is "0" and the input signal PHT_EXT is inputted alternately with "0" and "1" at regular intervals. Therefore, the input signal IN_high of the high level sensing unit 200 passing through the NOR gate NR1 and the inverter I1 also turns on / off the PMOS transistor M1 by alternately "0" and "1". Here, the channel length of the NMOS transistor M2 is designed to be large, which makes the transistor's on-resistance large, so that the change by the PMOS transistor M1 is almost seen at the capacitor node C_high.

한편, 여기서도 캐패시터 Chigh의 매우 큰 정전용량에 의해 캐패시터 노드 C_high는 약 4V 정도로 충전되어 PMOS 트랜지스터 M1의 온/오프 동작에 의해 매우 작게 변화하기 때문에 PMOS 트랜지스터 M1이 오프시에도 온(on) 상태에 있는 NMOS 트랜지스터 M4를 바꾸기에는 역부족이다. 결국, SEN_high 노드는 "0"을 유지하게 되고, 이에 따라 인버터 I3의 출력단 OUT_high는 항상 "1"을 유지하게 된다.On the other hand, the capacitor node C_high is also charged to about 4V by the very large capacitance of the capacitor Chigh and changes very small by the on / off operation of the PMOS transistor M1, so that the PMOS transistor M1 is on even when it is off. It is not enough to replace the NMOS transistor M4. As a result, the SEN_high node maintains "0", so that the output terminal OUT_high of the inverter I3 always maintains "1".

여기서, SEN_high 노드에 제어 받는 PMOS 트랜지스터 M3의 채널은 길게 설계되어 있기 때문에 큰 저항으로써 작용하므로, SEN_high 노드는 주로 NMOS 트랜지스터 M4에 의해 결정된다.Since the channel of the PMOS transistor M3 controlled by the SEN_high node is designed to be long, it acts as a large resistor, so the SEN_high node is mainly determined by the NMOS transistor M4.

한편, 로우레벨 감지부(300)도 하이레벨 감지부(200)와 같은 구성을 가지므로, 같은 상태에서 출력 신호 OUT_low가 "1"이면, 출력부(400)의 NAND 게이트 ND2는 "0"을 출력하고, 최종적인 출력 신호 DET_OUT도 "0"의 값을 갖게 된다.Meanwhile, since the low level detector 300 has the same configuration as that of the high level detector 200, when the output signal OUT_low is "1" in the same state, the NAND gate ND2 of the output unit 400 is set to "0". Output, and the final output signal DET_OUT also has a value of "0".

그러나, 동작 주파수보다 낮은 주파수가 PHI_EXT가 입력될 때, 즉 클럭의 주기가 커지게 될 때를 살펴보자.However, let's take a look at when the frequency lower than the operating frequency is input when PHI_EXT is input, that is, the period of the clock becomes large.

먼저, 하이레벨 주기가 길어졌을 때, NOR 게이트 NR1과 인버터 I1을 거친 신호는 "1"의 값을 유지하여 PMOS 트랜지스터 M1을 오프시키게 된다. 이에 따라 그에 대응하는 시간 만큼 캐패시터 Chigh는 NMOS M2를 통하여 방전을 하게 되고, 캐패시터 노드 C_high의 전위를 낮추게 된다.First, when the high level period is extended, the signal passing through the NOR gate NR1 and the inverter I1 maintains the value of "1" to turn off the PMOS transistor M1. Accordingly, the capacitor Chigh discharges through the NMOS M2 by the corresponding time, thereby lowering the potential of the capacitor node C_high.

따라서, NMOS 트랜지스터 M4의 채널은 점점 닫히게 되고, 그 출력 노드 SEN_high 값은 계속 증가하게 된다. 이때, 노드 SEN_high 전압이 인버터 I3의 문턱 전압(약 0.85V)에 도달하게 되면 인버터의 출력은 "0"으로 바뀌게 되고, 이에 따라 NAND게이트 ND2의 출력은 "1"이 되며, 최종적인 출력 DET_OUT이 "1"로 바뀌어 동작 주파수보다 낮은 주파수를 검출할 수 있게 된다.Thus, the channel of the NMOS transistor M4 is gradually closed and its output node SEN_high value continues to increase. At this time, when the node SEN_high voltage reaches the threshold voltage (about 0.85V) of the inverter I3, the output of the inverter is changed to "0". Accordingly, the output of the NAND gate ND2 becomes "1", and the final output DET_OUT becomes It changes to "1" so that a frequency lower than the operating frequency can be detected.

한편, 로우레벨 감지부(300)는 이와 반대의 경우로 입력 클럭 PHI_EXT가 로우를 유지할 때 동작을 한다. 즉, 입력 클럭 PHI_EXT이 "0"일 때, NAND 게이트 ND1의 출력 IN_low는 "1"을 유지하고, 이후 하이레벨 감지부(200)와 동일한 과정으로 동작 주파수보다 낮은 주파수 신호를 검출하게 된다.On the other hand, the low level detector 300 operates in the opposite case when the input clock PHI_EXT is kept low. That is, when the input clock PHI_EXT is "0", the output IN_low of the NAND gate ND1 maintains "1", and then detects a frequency signal lower than the operating frequency in the same process as the high level detector 200.

상기한 동작들은 도 3에 도시된 입력 신호 및 각 노드들의 타이밍도를 참조할 때, 더욱 쉽게 이해될 수 있다.The above operations can be more easily understood when referring to the input signal shown in FIG. 3 and the timing diagram of each node.

도 4는 도 3의 일부를 상세히 나타낸 것으로, 캐패시터 노드 C_high의 전위와 출력 DET_OUT간의 관계를 나타내고 있다.4 illustrates a part of FIG. 3 in detail, and illustrates a relationship between the potential of the capacitor node C_high and the output DET_OUT.

도 3 및 도 4에 도시된 바와 같이 정상 동작에서 캐패시터 노드는 높은 전위(약 4V)에서 아주 작게 변하고 있지만, 하이레벨 주기 또는 로우레벨 주기가 길어지면 캐패시터가 방전을 계속하고 인버터의 문턱 전압에 도달하게 되면, 그 출력이 바뀜을 알 수 있다. 여기서 검출하고자 하는 주파수는 MOS 트랜지스터의 크기, 캐패시터의 크기와 인버터의 문턱 전압의 크기를 갖고 조절이 가능하다.3 and 4, in normal operation, the capacitor node changes very small at high potentials (about 4V), but when the high or low level periods become long, the capacitor continues to discharge and reaches the threshold voltage of the inverter. If you do, the output will change. The frequency to be detected can be adjusted with the size of the MOS transistor, the size of the capacitor and the size of the threshold voltage of the inverter.

상기와 같은 일 실시예에 나타난 바와 같이 본 발명은 하이레벨 주기 뿐 아니라 로우레벨 주기까지 감지 가능하므로 스마트 카드 IC 등에서 부당하게 정보를 유출하기 위하여 사용되는 동작 주파수보다 낮은 주파수를 검출할 수 있다.As shown in the above embodiment, the present invention can detect not only a high level period but also a low level period, so that a frequency lower than an operating frequency used to unfairly leak information from a smart card IC can be detected.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

본 발명을 실시하면 마이크로 프로세서 특히, 스마트 카드 IC 내의 마이크로 프로세서 동작 중에 주파수 불균일에 의해 발생할 수 있는 오동작을 미연에 방지할 수 있을 뿐 아니라, 동작 주파수보다 낮은 주파수로 스마트 카드 IC의 마이크로 프로세서의 동작과 데이터를 파악하려 할 때 이를 효과적으로 방지함으로써 부정하게 정보가 유출되는 것을 막을 수 있다.The present invention not only prevents malfunctions that may occur due to frequency unevenness during the operation of the microprocessor, particularly the microprocessor in the smart card IC, but also prevents the operation of the microprocessor of the smart card IC at a frequency lower than the operating frequency. Effectively preventing data when trying to understand it can prevent information from being leaked.

Claims

An input unit configured to input an external clock signal having a predetermined frequency;

A high level detector for detecting a high level period of the input signal;

A low level detecting unit detecting a low level period of the input signal; And

An output unit configured to receive outputs of the high level detector and the low level detector, and output a final detection result;

The high level detection unit and the low level detection unit, respectively,

A PMOS transistor connected between a power supply and a capacitor node under control of the output of the input unit, a capacitor charging / discharging the capacitor node, an inverter for determining an output value based on a predetermined threshold voltage, and controlled by the capacitor node And an NMOS transistor connecting said ground voltage and said inverter.

The method of claim 1,

The output stage,

A negative logic gate that receives an output value of the high level detector and the low level detector;

And a buffering means.

The method of claim 1,

The external clock signal,

And a signal level for operating the microprocessor of the smart card.

The method according to claim 1 or 3,

The input unit,

Means for ORing the external clock signal and the standby mode signal;

Means for negating and logically multiplying the external clock signal by the inverted standby mode signal.