KR100192930B1 - Passivation sensing circuit for semiconductor chip - Google Patents
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Abstract
본 발명은 반도체 소자의 패시베이션 감지 회로에 관한 것으로 패시베이션을 제거하고 칩을 동작시키는 경우 이를 감지하기 위한 패시베이션 감지 회로에 관한 것으로 상기 목적 달성을 위하여 전원 전압을 감지하여 패시베이션 감지 회로부를 인에이블 시키기 위한 펄스를 발생시키는 패시베이션 감지 회로 인에이블 신호 발생 수단과, 상기 패시베이션 감지 회로 인에이블 신호 발생 회로부의 출력신호에 의해 동작되어 패시베이션의 존재 유무를 감지하기 위한 패시베이션 감지 회로 수단을 구비한다.The present invention relates to a passivation sensing circuit for a semiconductor device. More particularly, the present invention relates to a passivation sensing circuit for sensing passivation when a passivation is removed and operating a chip. And passivation sensing circuit means for sensing presence or absence of passivation by operating the output signal of the passivation sensing circuit enable signal generating circuit.
Description
제1도는 본 발명의 일실시예에 따른 패시베이션 감지 회로도.FIG. 1 is a circuit diagram of a passivation sensing circuit according to an embodiment of the present invention. FIG.
제2도는 제1도에 도시된 패시베이션 캡의 형성 단면도.Figure 2 is a cross-sectional view of the formation of the passivation cap shown in Figure 1;
제3도는 제1도에 도시된 본 발명의 패시베이션 캡이 없는 경우에 대한 동작 타이밍도.Figure 3 is an operational timing diagram for the case without the passivation cap of the present invention shown in Figure 1;
제4도는 제1도에 도시된 본 발명의 패시베이션 캡이 있는 경우에 대한 동작 타이밍도.FIG. 4 is an operational timing diagram for the case of the passivation cap of the present invention shown in FIG. 1; FIG.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
100 : 패시베이션 감지 회로 인에이블 신호 발생부100: Passivation detection circuit enable signal generation unit
200 : 패시베이션 감지 회로부200: Passivation detection circuit
101 : 제1 딜레이부 102 : 제2 딜레이부101: first delay unit 102: second delay unit
201 : 제3 딜레이부 202 : 래치 회로부201: third delay unit 202: latch circuit unit
Pow : 패시베이션 감지 회로 인에이블 신호Pow: Passivation sense circuit enable signal
Det : 패시베이션 감지 신호 IV1~IV2 : 인버터Det: Passivation detection signal IV1 to IV2: Inverter
ND : 낸드 게이트 AD : 앤드 게이트ND: NAND gate AD: AND gate
MP : PMOS형 트랜지스터 Vcc : 전원전압MP: PMOS transistor Vcc: Power supply voltage
Vss : 접지전압Vss: Ground voltage
본 발명은 반도체 칩의 패시베이션 감지 회로(Passivation Detection Circuit)에 관한 것으로, 특히 패시베이션이 제거된 경우 이를 감지하므로써 칩의 동작을 방해하여 칩의 정보 누설을 방지하기 위한 패시베이션 감지 회로에 관한 것으로 스마트 카드(Smart Card) 등의 칩 보호에 유용하다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a passivation detection circuit of a semiconductor chip, and more particularly, to a passivation detection circuit for preventing information leakage of a chip by interfering with chip operation by detecting a passivation when the passivation is removed. Smart Card) and so on.
반도체 칩의 제조에 있어서 웨이퍼 가공의 마지막 공정인 패시베이션 층(Passivation Layer) 성장은 물리적으로 웨이퍼(Wafer)의 손상을 예방하며 웨이퍼의 디자인 노우-하우(Know-How)를 보호하는 역할을 한다.Passivation layer growth, which is the last step of wafer fabrication in the manufacture of semiconductor chips, physically prevents damage to wafers and protects the design know-how of wafers.
따라서, 본 발명은 패시베이션의 유무를 감지하여 칩을 보호하기 위한 패시베이션 감지 회로를 제공함에 그 목적이 있다.Accordingly, it is an object of the present invention to provide a passivation sensing circuit for sensing the presence or absence of passivation and protecting the chip.
상기 목적 달성을 위한 본 발명의 패시베이션 감지 회로는 전원전압을 감지하여 패시베이션 감지 회로부를 인에이블 시키기 위한 펄스를 발생시키는 패시베이션 감지 회로 인에이블 신호 발생 수단과, 상기 패시베이션 감지 회로 인에이블 신호 발생 회로부의 출력신호에 의해 동작되어 패시베이션의 존재 유무를 감지하기 위한 패시베이션 감지 회로부로 구성되는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a passivation sensing circuit comprising passivation sensing circuit enable signal generating means for sensing a power supply voltage and generating a pulse for enabling a passivation sensing circuit portion, and an output of the passivation sensing circuit enable signal generating circuit portion And a passivation sensing circuit part for sensing whether passivation is present or not by operating a signal.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명의 일실시예에 따른 패시베이션 감지 회로도로서, 전원전압(Vcc)을 감지하여 패시베이션 감지 회로부(200)를 인에이블 시키기 위한 펄스를 발생시키는 패시베이션 감지 회로 인에이블 신호 발생 회로부(100)와, 상기 패시베이션 감지 회로 인에이블신호 발생 회로부(100)의 출력신호에 의해 동작되어 패시베이션의 존재 유무를 감지하기 위한 패시베이션 감지 회로부(200)로 구성된다.FIG. 1 is a circuit diagram of a passivation sensing circuit 100 according to an embodiment of the present invention. The passivation sensing circuit 100 includes a passivation sensing circuit 100 for sensing a power supply voltage Vcc and generating a pulse for enabling the passivation sensing circuit 200, And a passivation sensing circuit part 200 for sensing the presence or absence of passivation by operating the output signal of the passivation sensing circuit enable signal generating circuit part 100.
상기 패시베이션 감지 회로 인에이블 신호 발생 회로부(100)는 전원전압(Vcc)을 일정시간 지연시켜 출력하기 위한 제1 딜레이부(101)와, 상기 제1 딜에이부(101)의 출력신호를 버퍼링하여 출력시키기 위한 제1 버퍼와, 상기 제1 버퍼의 출력신호를 일정시간 지연시켜 출력하기 위한 제2 딜레이부(102)와, 상기 제2 딜레이부(102)의 출력신호를 반전시켜 출력하기 위한 제1 인버터(IV1)와, 상기 제1 버퍼의 출력신호와 상기 제1 인버터(IVI)의 출력신호 논리 연산하여 상기 패시베이션 감지 회로부(200)를 인에이블 시키는 출력신호를 발생시키는 낸드 게이트(ND)로 구성된다.The passivation detection circuit enable signal generation circuit part 100 includes a first delay part 101 for delaying the power supply voltage Vcc by a predetermined time and a second delay part 101 for buffering the output signal of the first delay part 101 A second delay unit 102 for delaying the output signal of the first buffer by a predetermined time and a second delay unit 102 for inverting the output signal of the second delay unit 102, And a NAND gate (ND) for generating an output signal for enabling the passivation detection circuit part (200) by performing a logic operation on the output signal of the first buffer (IVI) and the output signal of the first buffer .
상기 패시베이션 감지 회로부(200)는 게이트로 상기 패시베이션 감지 회로 인에이블 신호 발생부(100)의 출력신호가 인가되어 전원전입(Vcc)을 제3 노드(N3)로 전달시키기 위한 전달 트랜지스터(MP)와, 상기 제3 노드(N3)와 접지전압(Vcc) 사이에 접속되어 패시베이션 캡에 저장된 전하를 디스차지(Discharge) 시키기 위한 저항과, 상기 제3노드(N3)와 상기 접지전압(Vss) 사이에 접속된 패시베이션 캡과, 상기 제3 노드(N3)상의 신호를 버퍼링(Buffering)하여 제4 노드(N4)로 출력시키기 위한 제2 버퍼와, 상기 제4 노드(N4)의 신호를 일정시간 지연시켜 출력하기 위한 제3 딜레이부(201)의 출력신호를 논리 연산하여 래치 회로부(202)의 한 입력단자로 출력시키기 위한 앤드 게이트(AD)와, 상기 패시베이션 감지 회로 인에이블 신호 발생부(100)의 출력신호를 반전시켜 상기 래치 회로부(202)의 다른 한 입력단자로 출력시키기 위한 제2 인버터(IV2)와, 상기 제2 인버터(IV2)의 출력신호와 상기 앤드 게이트(AD)의 출력신호를 입력으로 패시베이션의 유무를 감지하기 위한 출력신호를 발생시키는 래치 회로부(202)로 구성된다.The passivation detection circuit part 200 includes a transfer transistor MP for applying an output signal of the passivation detection circuit enable signal generation part 100 to a gate to transfer a power supply voltage Vcc to a third node N3, A resistor connected between the third node N3 and the ground voltage Vcc for discharging the charge stored in the passivation cap and a resistor connected between the third node N3 and the ground voltage Vss, A second buffer for buffering a signal on the third node N3 and outputting the buffered signal to the fourth node N4, and a second buffer for delaying the signal of the fourth node N4 by a predetermined time An AND gate AD for logically calculating an output signal of the third delay unit 201 for outputting the output signal of the first delay unit 201 to an input terminal of the latch circuit unit 202, Inverts the output signal, A second inverter IV2 for outputting an output signal of the second inverter IV2 to the other input terminal of the inverter 202 and an output signal of the AND gate AD to detect the presence or absence of passivation And a latch circuit portion 202 for generating an output signal for outputting the output signal.
제2도는 제1도에 도시된 패시베이션 캡의 형성 단면도로서, 2개의 메탈(Metal)을 이용하여 하나의 메탈은 접지단(Vss)에 연결하고 다른 하나의 메탈은 제1도에 도시된 제3노드(N3)에 접속된다.FIG. 2 is a cross-sectional view of the passivation cap shown in FIG. 1, in which two metals are used to connect one metal to the ground Vss and the other metal to the third And is connected to the node N3.
상기 패시베이션 캡은 패시베이션을 한 개의 레이어(Layer)로 만든 경우로 전체 캡이다.The passivation cap may be formed by forming a single passivation layer, to be.
이하, 상기 구성에 따른 동작을 제3도 및 제4도에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.Hereinafter, the operation according to the above configuration will be described with reference to operation timing diagrams shown in FIGS. 3 and 4. FIG.
먼저, 전원전압(Vcc)이 인가되는 초기상태에서 제1 인버터(IV1)의 출력단은 하이(High) 상태이며 제1 노드(N1)상은 로우(LOW) 상태이다.First, the output terminal of the first inverter IV1 is in the high state and the first node N1 is in the low state in the initial state in which the power source voltage Vcc is applied.
따라서, 낸드 게이트의 출력단에는 하이(High) 신호가 출력되어 파워 오프(Power-Off) 상태로 상기 패시베이션 감지 회로부(200)는 디세이블 상태이고 래치 회로부(202)는 초기 상태에 있다.Therefore, a high signal is output to the output terminal of the NAND gate, and the passivation detection circuit part 200 is in a disable state and the latch circuit part 202 is in an initial state in a power-off state.
이어서, 전원전압(Vcc)이 오프(Off)에서 온(On) 상태로 인가되면 제1 딜레이부(101)에 의해 일정시간 지연된 후 제1 버퍼의 입력단으로 입력되고 상기 제1 버퍼에 의해 버퍼링된 신호는 제1 노드(N1)로 출력된다.When the power supply voltage Vcc is applied from the off-state to the on-state, it is delayed by the first delay unit 101 for a certain time and then input to the input terminal of the first buffer, The signal is output to the first node N1.
상기 제1 노드(N1)상의 출력신호는 낸드 게이트(ND)의 한 단자로 직접 입력되는 경우와 제1 딜레이부(101)에 의해 일정시간 지연된 후 제1 인버터(IV1)에 의해 반전된 신호가 다른 한 단자로 입력되는 경우로 나누어진다.The output signal on the first node N1 is directly input to one terminal of the NAND gate ND and the signal inverted by the first inverter IV1 after a certain time delay by the first delay unit 101 And is input to the other terminal.
즉, 상기 제1노드(N1)에서 직접 상기 낸드 게이트(ND)의 한 단자로 입력된 신호는 초기의 로우(Low) 상태에서 이제는 하이(High) 상태를 유지하고 제2 딜레이부(102)와 제1 인버터(IV1)를 통해 상기 낸드 게이트(ND)의 다른 한 단자로 입력되는 신호는 초기의 하이(High) 상태에서 이제는 로우(Low) 상태로 변하게 된다.That is, a signal input to one terminal of the NAND gate ND directly from the first node N1 maintains a high state at an initial low level and is maintained at a high level by the second delay unit 102 The signal input to the other terminal of the NAND gate ND through the first inverter IV1 is changed from the initial high state to the low state.
따라서, 상기 제1 인버터(IV1) 출력단의 하이(High) 구간과 상기 제1 노드(N1)에서 직접 상기 낸드 게이트(ND)의 다른 한 단자로 입력되는 신호 구간 사이에는 서로 하이(High) 구간이 겹치는 부분이 존재하게 되며 결국 상기 낸드 게이트(ND)의 출력단으로 로우(LOW)신호를 발생시켜 상기 패시베이션 감지 회로를 인에이블 시키게 된다.Therefore, there is a high section between the high section of the output terminal of the first inverter IV1 and the signal section input to the other terminal of the NAND gate ND directly at the first node N1 The NAND gate ND generates a low signal to the output terminal of the NAND gate ND to enable the passivation sensing circuit.
상기 패시베이션 감지 회로 인에이블 신호(Pow)가 로우(Low)로 출력되면 제2 노드(N2)를 기점으로 PMOS 트랜지스터(MP)의 게이트로 인가되어 상기 PMOS형 트랜지스터(MP)가 턴-온되므로써 전원전 압(Vcc)이 제3 노드(N3)로 전달되어 패시베이션 캡에 전하가 차징되는 경우와, 제2 인버터(IV2)의 입력단으로 입력되어 제2 인버터(IV2)에 의해 반전된 하이(High) 신호가 래치 회로부(202)의 리셋(Reset) 단자로 입력되는 경우로 나눈다.When the passivation detection circuit enable signal Pow is output at a low level, the gate of the PMOS transistor MP is applied to the gate of the PMOS transistor MP from the second node N2 to turn on the PMOS transistor MP, When the voltage Vcc is transferred to the third node N3 and the charge is charged in the passivation cap and when the input is inputted to the input terminal of the second inverter IV2 and is inverted by the second inverter IV2, And a signal is input to the reset terminal of the latch circuit unit 202.
계속해서 상기 패시베이션 감지 회로 인에이블 신호(Pow)가 인액티브(Inactive) 상태가 되면(하이 상태) 상기 PMOS형 트랜지스터(MP)가 턴-오프되어 패시베이션 캡에 저장된 전하가 RC 회로를 통해 디스차지 된다.Subsequently, when the passivation detection circuit enable signal Pow is in an inactive state (high state), the PMOS transistor MP is turned off and the charge stored in the passivation cap is discharged through the RC circuit .
이때 상기 패시베이션 캡에 저장된 전하가 디스차지되는 시간은 저항과 캡의 곱에 비례하며 따라서 패시베이션 층이 존재하는 경우에는 존재하지 않은 경우보다 캡 값이 훨씬 크기 때문에 디스차징타임이 길어지게 되며 상기 디스차징 타임의 길이를 통해 패시베이션의 존재 유무를 감지하게 되는 것이다.At this time, the time at which the charge stored in the passivation cap is discharged is proportional to the product of the resistance and the cap. Therefore, when the passivation layer is present, the capping value is much larger than when the passivation layer is not present, The length of time is used to detect the presence or absence of passivation.
이에 대한 동작을 보면, 상기 패시베이션 감지 회로 인에이블 신호(Pow)가 하이(High)로 전환되어 상기 제2 인버터(IV2)의 출력단이 로우(Low) 상태로 있을 때 패시베이션 캡이 존재하지 않는 경우에 있어서는 제3도의 제4 노드(N4)와 제5 노드(N5)의 파형에서 알 수 있듯이 디스차지되는 시간이 짧기 때문에 상기 제4 노드(N4)상의 펄스폭이 작아 상기 제4 노드(N4)상의 신호와 상기 제5 노드(N5)상의 신호가 서로 겹치는 부분이 없어 앤드 게이트 (AD)의 출력단에는 로우(Low)신호가 출력되어 상기 래치 회로부(202)는 리셋(Reset) 상태를 유지하게 되며 출력단으로 로우(Low)신호가 발생된다.In operation, when the passivation sensing circuit enable signal Pow is changed to high and the output terminal of the second inverter IV2 is in a low state, if there is no passivation cap The waveform of the fourth node N4 and the fifth node N5 in FIG. 3 has a short discharge time, so that the pulse width on the fourth node N4 is small, Signal is not overlapped with the signal on the fifth node N5 and a low signal is outputted to the output terminal of the AND gate AD so that the latch circuit portion 202 maintains the reset state, A low signal is generated.
한편, 패시베이션이 존재하는 경우에는 제4도에 도시된 제4노드(N4) 및 제5노드(N5)상의 파형에서 알 수 있듯이 디스차지되는 시간이 길어지기 때문에 상기 제4노드 (N4)상의 펄스폭이 길게 나타나고 있으며 따라서, 상기 제4노드(N4)상의 펄스와 상기 제5노드(N5)상의 펄스가 서로 겹치는 부분이 발생되어 상기 앤드 게이트(AD)의 출력단에 하이(High) 신호가 출력된다.On the other hand, when there is a passivation, as shown by the waveforms on the fourth node N4 and the fifth node N5 shown in FIG. 4, since the discharge time is long, the pulse on the fourth node N4 A portion where a pulse on the fourth node N4 and a pulse on the fifth node N5 overlap each other is generated and a high signal is outputted to the output terminal of the AND gate AD .
이때 상기 래치 회로부(202)는 셋 (Set) 상태가 되며 패시베이션의 존재를 알리는 하이 (High)신호가 상기 래치 회로부(202)의 출력단에 발생된다.At this time, the latch circuit portion 202 is set to a set state, and a high signal indicating the presence of passivation is generated at the output terminal of the latch circuit portion 202.
요약하면, 상기 패시베이션 감지 신호는 상기 패시베이션이 감지된 경우에는 하이 (High) 신호가 출력되며 상기 패시베이션이 제거되었을 경우에는 로우(Low) 신호가 출력되어 회로가 비정상 상태임을 알리게 된다.In other words, when the passivation is detected, the passivation detection signal outputs a high signal. When the passivation is removed, a low signal is output to indicate that the circuit is in an abnormal state.
이상에서 설명한 바와 같이, 본 발명의 패시베이션 감지 회로를 스마트 카드(Smart Card) 등의 반도체 칩에 구현하게 되면 칩 내부의 로직 컨트로 없이 단지 파워-온이 되는 상태의 변화만으로도 패시베이션의 존재유무를 감지할 수 있어 설계가 용이하게 되는 효과가 있다.As described above, when the passivation sensing circuit of the present invention is implemented in a semiconductor chip such as a smart card, the presence or absence of passivation is detected only by a change in the power-on state without a logic control in the chip So that the design can be facilitated.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.The preferred embodiments of the present invention are for the purpose of illustration and various modifications, alterations, substitutions and additions can be made by those skilled in the art through the spirit and scope of the present invention as set forth in the appended claims.
Claims (4)
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