KR20120039192A - Semiconductor device - Google Patents

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KR20120039192A
KR20120039192A KR1020100100753A KR20100100753A KR20120039192A KR 20120039192 A KR20120039192 A KR 20120039192A KR 1020100100753 A KR1020100100753 A KR 1020100100753A KR 20100100753 A KR20100100753 A KR 20100100753A KR 20120039192 A KR20120039192 A KR 20120039192A
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곽국휘
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Abstract

PURPOSE: A semiconductor device is provided to prevent a transistor within a termination circuit due to a discharge current by including a by-pass part which bypasses the discharge current entered in the termination circuit. CONSTITUTION: A termination circuit(109) terminates an interface pad(101). The termination circuit comprises a plurality of pull up driving means and pull down driving means. A static electricity sensing part(105) activates a discharge signal when generating static electricity. A static electricity discharge part(103) discharges the static electricity in response to the discharge signal. A bypass part(401) bypasses a current flowing in the termination circuit in response to the discharge signal. A static electricity transferring part(107) transfers the static electricity generated in a power voltage terminal(Vcc) to the interface pad.

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 정전기 방전(ElectroStatic Discharge)에 의해 반도체 장치가 손상되는 것을 방지하는 정전기 방전 보호회로에 관한 것이다.
The present invention relates to an electrostatic discharge protection circuit that prevents damage to a semiconductor device by electrostatic discharge.

반도체 장치가 인체 또는 기계에 접촉될 때, 인체나 기계에 대전된 정전기(과도한 전류)가 반도체 장치의 입출력 패드를 통해 반도체 내부회로로 방전되거나, 또는 반도체 내부회로에 대전된 정전기가 외부로 방전되면서 큰 에너지를 가진 전류가 흘러 반도체 내부회로를 크게 손상시킬 수 있다. 따라서 대부분의 반도체 장치에서는 이러한 정전기 방전에 의한 손상을 방지하기 위한 정전기 방전 보호회로를 두고 있다.
When the semiconductor device is in contact with a human body or a machine, the static electricity (excessive current) charged to the human body or machine is discharged to the semiconductor internal circuit through the input / output pad of the semiconductor device, or the static electricity charged to the semiconductor internal circuit is discharged to the outside. A large energy current can flow and damage the semiconductor internal circuits. Therefore, most semiconductor devices have an electrostatic discharge protection circuit for preventing such electrostatic discharge damage.

도 1은 종래 기술에 의한 정전기 방전 보호회로를 포함하는 반도체 장치의 구성도이다.1 is a configuration diagram of a semiconductor device including an electrostatic discharge protection circuit according to the prior art.

도 1을 참조하면, 종래 기술에 의한 반도체 장치는, 인터페이스 패드(101), 터미네이션 회로(109), 정전기 감지부(105), 정전기 전달부(107), 정전기 방전부(103) 및 내부회로(111)를 포함한다. 정전기 감지부(105)는 전원 전압단(Vcc)과 접지 전압단(Vss) 사이에 직렬 연결된 커패시터(C1)와 저항(R1)을 포함하고, 정전기 방전부(103)는 정전기 감지부(105)의 커패시터(C1)와 저항(R1) 사이의 노드 전압(V_DET)을 게이트 전압으로 인가받는 NMOS 트랜지스터(T1)를 포함한다. 정전기 전달부(107)는 인터페이스 패드(101)와 전원 전압단(Vcc) 사이에 연결된 다이오드(D1)와, 접지 전압단(Vss)과 인터페이스 패드(101) 사이에 연결된 다이오드(D2)를 포함한다. 터미네이션 회로(109)는 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 병렬 연결된 다수의 PMOS 트랜지스터(PM1 ~ PMn)와, 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 병렬 연결된 다수의 NMOS 트랜지스터(NM1 ~ NMn)를 포함한다.Referring to FIG. 1, the semiconductor device according to the related art includes an interface pad 101, a termination circuit 109, an electrostatic sensing unit 105, an electrostatic transfer unit 107, an electrostatic discharge unit 103, and an internal circuit ( 111). The static electricity detector 105 includes a capacitor C1 and a resistor R1 connected in series between the power supply voltage terminal Vcc and the ground voltage terminal Vss, and the electrostatic discharge unit 103 includes the static electricity detector 105. The NMOS transistor T1 receives the node voltage V_DET between the capacitor C1 and the resistor R1 as a gate voltage. The static electricity transmitting unit 107 includes a diode D1 connected between the interface pad 101 and the power supply voltage terminal Vcc and a diode D2 connected between the ground voltage terminal Vss and the interface pad 101. . The termination circuit 109 includes a plurality of PMOS transistors PM1 to PMn connected in parallel between the power supply voltage terminal Vcc and the interface pad 101, and a plurality of parallel connected between the interface pad 101 and the ground voltage terminal Vss. NMOS transistors NM1 to NMn.

인터페이스 패드(101)는 데이터가 입/출력되는 데이터 패드를 의미한다.The interface pad 101 refers to a data pad through which data is input / output.

터미네이션 회로(109)는 인터페이스 패드(101)를 터미네이션하는 온칩 종단(On Die Termination, ODT) 회로로서, 인터페이스 패드(101)와 내부회로(111) 사이에서 데이터의 입/출력 및 임피던스 매칭(Impedance matching) 기능을 수행한다. 구체적으로, 상단부의 PMOS 트랜지스터(PM1 ~ PMn)가 턴온되면 데이터가 '하이(high)'로 출력되고, 하단부의 NMOS 트랜지스터(NM1 ~ NMn)가 턴온되면 데이터가 '로우(low)'로 출력된다. 또한, 상단부 및 하단부의 턴온되는 트랜지스터의 개수를 조절하여 내부 회로와 외부 시스템 간 임피던스 매칭이 되도록 할 수도 있다. 반도체 장치에서 신호의 주파수가 높아질수록 임피던스가 급격히 변화하는 부분에서는 반사파, 중첩 등에 의한 신호의 왜곡 현상이 발생하게 되는데, 이를 방지하기 위해 임피던스를 맞추어 주는 것이다.
The termination circuit 109 is an on-die termination (ODT) circuit for terminating the interface pad 101, and input / output and impedance matching of data between the interface pad 101 and the internal circuit 111. ) Perform the function. Specifically, when the upper PMOS transistors PM1 to PMn are turned on, the data is outputted as 'high', and when the lower NMOS transistors NM1 to NMn are turned on, the data is outputted as 'low'. . In addition, the number of transistors turned on at the upper end and the lower end may be adjusted to allow impedance matching between the internal circuit and the external system. As the frequency of the signal increases in the semiconductor device, a signal distortion caused by reflected waves, overlapping, etc. may occur in a portion where the impedance changes rapidly. To prevent this, the impedance is adjusted.

도 2 및 도 3은 종래 기술에 의한 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면이다.2 and 3 are diagrams for describing a discharge operation when static electricity is generated in a semiconductor device according to the prior art.

여기에서 정전기의 발생이란, 인터페이스 패드(101)와 접지 전압단(Vss) 사이의 전압이 순간적으로 상승하여 전원 전압단(Vcc)보다 높아지거나, 전원 전압단(Vcc)과 인터페이스 패드(101) 사이의 전압이 일반적인 수준보다 크게 상승하는 경우를 포함하는 개념이다.Here, the generation of static electricity means that the voltage between the interface pad 101 and the ground voltage terminal Vss rises momentarily to be higher than the power supply voltage terminal Vcc, or between the power supply voltage terminal Vcc and the interface pad 101. The concept includes a case in which the voltage of the voltage rises larger than the general level.

먼저, 도 2를 통해 정전기 발생시 방전 동작 및 그에 따른 문제점을 살펴보기로 한다.First, the discharge operation and the problems according to the generation of static electricity through FIG. 2 will be described.

인터페이스 패드(101)와 접지 전압단(Vss) 사이에 양의(positive) 정전기 전압이 인가되면, 정전기 전류가 정전기 전달부(107)의 다이오드(D1)을 거쳐 정전기 감지부(105)로 유입된다. 이 전류로 인해 전압(R1) 양단에서 전압 강하가 발생하여, 정전기 방전부(103)의 NMOS 트랜지스터(T1)의 게이트에 바이어스 전압이 인가된다. 이렇게 되면 NMOS 트랜지스터(T1)는 게이트가 접지된 경우에 비해 훨씬 낮은 드레인-소스 전압에서 신속히 턴온되고, 대부분의 정전기 전류는 다이오드(D1) 및 NMOS 트랜지스터(T1)를 통해 방전된다. 그러나, 일부 정전기 전류는 다이오드(D1)가 아닌 터미네이션 회로(109)의 하단부를 통해 방전된다. 이 때, 다수의 NMOS 트랜지스터(NM1 ~ NMn) 중에서 방전되는 전류량이 해당 트랜지스터가 견딜 수 있는 한계를 초과하는 경우 트랜지스터가 파괴되는 문제점이 발생한다. When a positive electrostatic voltage is applied between the interface pad 101 and the ground voltage terminal Vss, an electrostatic current flows into the electrostatic sensing unit 105 via the diode D1 of the electrostatic transfer unit 107. . This current causes a voltage drop across the voltage R1, and a bias voltage is applied to the gate of the NMOS transistor T1 of the electrostatic discharge unit 103. This quickly turns on the NMOS transistor T1 at a much lower drain-source voltage than when the gate is grounded, and most of the electrostatic current is discharged through the diode D1 and the NMOS transistor T1. However, some electrostatic current is discharged through the lower end of the termination circuit 109 rather than the diode D1. At this time, when the amount of current discharged among the plurality of NMOS transistors NM1 to NMn exceeds a limit that the transistor can tolerate, a problem occurs that the transistor is destroyed.

마찬가지로, 도 3에서와 같이 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 양의 정전기 전압이 인가되면, 저항(R1)으로 유입되는 전류에 의한 전압 강하로 바이어스 전압이 발생하여 NMOS 트랜지스터(T1)가 턴온되고, 대부분의 정전기 전류는 NMOS 트랜지스터(T1) 및 다이오드(D2)를 통해 인터페이스 패드(101)로 방전된다. 그러나, 일부 정전기 전류는 터미네이션 회로(109)의 상단부를 통해 방전되고, 이 때 다수의 PMOS 트랜지스터(PM1 ~ PMn) 중에서 방전되는 전류량이 해당 트랜지스터가 견딜 수 있는 한계를 초과하는 경우, 트랜지스터가 파괴되는 문제점이 발생한다. 특히 사이즈가 매우 작은(1 ~ 2㎛ 수준) 트랜지스터에서 이러한 문제가 자주 발생한다.
Similarly, as shown in FIG. 3, when a positive electrostatic voltage is applied between the power supply voltage terminal Vcc and the interface pad 101, a bias voltage is generated due to a voltage drop caused by a current flowing into the resistor R1 to form an NMOS transistor ( T1 is turned on, and most of the electrostatic current is discharged to the interface pad 101 through the NMOS transistor T1 and the diode D2. However, some electrostatic current is discharged through the upper end of the termination circuit 109, and when the amount of current discharged among the plurality of PMOS transistors PM1 to PMn exceeds the limit that the transistor can withstand, the transistor is destroyed. A problem occurs. This problem is especially common with transistors of very small size (1 to 2 µm).

본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 인터페이스 패드에 연결된 터미네이션 회로를 정전기 방전으로부터 보호하는 반도체 장치를 제공하는 것을 목적으로 한다.
The present invention has been proposed to solve the above problems, and an object thereof is to provide a semiconductor device which protects a termination circuit connected to an interface pad from electrostatic discharge.

이러한 목적을 달성하기 위한 본 발명에 의한 반도체 장치는, 인터페이스 패드를 터미네이션하는 터미네이션 회로, 정전기의 발생시 방전신호를 활성화하는 정전기 감지부, 상기 방전신호에 응답하여 상기 정전기를 방전하는 정전기 방전부 및 상기 방전신호에 응답하여 상기 터미네이션 회로에 흐르는 전류를 바이패스하는 바이패스부를 포함한다.The semiconductor device according to the present invention for achieving the above object includes a termination circuit for terminating the interface pad, an electrostatic sensing unit for activating the discharge signal when the static electricity is generated, an electrostatic discharge unit for discharging the static electricity in response to the discharge signal and the And a bypass unit for bypassing a current flowing through the termination circuit in response to a discharge signal.

본 발명에 의한 반도체 장치는, 상기 인터페이스 패드에 발생한 정전기를 상기 전원 전압단으로 전달하거나, 상기 전원 전압단에 발생한 정전기를 상기 인터페이스 패드로 전달하는 정전기 전달부를 더 포함할 수 있다.The semiconductor device according to the present invention may further include a static electricity transfer unit configured to transfer the static electricity generated in the interface pad to the power supply voltage terminal, or to transfer the static electricity generated in the power supply voltage terminal to the interface pad.

상기 터미네이션 회로는, 상기 인터페이스 패드를 풀업 구동하는 다수의 풀업 구동수단 및 상기 인터페이스 패드를 풀다운 구동하는 다수의 풀다운 구동수단을 포함할 수 있다.The termination circuit may include a plurality of pull-up driving means for pulling up the interface pad and a plurality of pull-down driving means for pulling down the interface pad.

상기 바이패스부는, 상기 다수의 풀업 구동수단에 병렬로 연결된 제 1 전류 경로 또는 상기 다수의 풀다운 구동수단에 병렬로 연결된 제 2 전류 경로를 포함할 수 있다.The bypass unit may include a first current path connected in parallel to the plurality of pull-up driving means or a second current path connected in parallel to the plurality of pull-down driving means.

상기 제 1 전류 경로는 상기 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하고, 상기 제 2 전류 경로는 상기 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치한다.
The first current path is located closest to the pull-up driving means having the smallest driving force among the plurality of pull-up driving means, and the second current path is closest to the pull-down driving means having the smallest driving force among the plurality of pull-down driving means. Located.

본 발명에 의하면, 정전기 발생시 터미네이션 회로로 유입되는 방전 전류를 바이패스(bypass)하는 바이패스부를 둠으로써, 터미네이션 회로 내의 트랜지스터가 방전 전류에 의해 파괴되는 것을 막을 수 있다.According to the present invention, by providing a bypass portion for bypassing the discharge current flowing into the termination circuit when the static electricity is generated, it is possible to prevent the transistor in the termination circuit from being destroyed by the discharge current.

또한, 기존의 정전기 감지부에서 생성되는 방전신호가 활성화되는 때에만 바이패스부를 턴온시킴으로써, 반도체 장치의 정상 동작에는 영향을 주지 않으면서도 더욱 우수한 정전기 보호 특성을 가지도록 하는 효과가 있다.
In addition, by turning on the bypass unit only when the discharge signal generated by the existing static electricity sensing unit is activated, there is an effect to have better electrostatic protection characteristics without affecting the normal operation of the semiconductor device.

도 1은 종래 기술에 의한 정전기 방전 보호회로를 포함하는 반도체 장치의 구성도.
도 2 및 도 3은 종래 기술에 의한 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 구성도.
도 5는 도 4의 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 의한 반도체 장치의 구성도.
도 7은 도 6의 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면.
도 8은 본 발명의 또 다른 실시예에 의한 반도체 장치의 구성도.
도 9는 종래 기술 및 본 발명에 의한 반도체 장치에서 터미네이션 회로를 통해 방전되는 전류의 크기를 비교한 그래프.1 is a configuration diagram of a semiconductor device including an electrostatic discharge protection circuit according to the prior art.
2 and 3 are diagrams for explaining a discharge operation upon generation of static electricity in a semiconductor device according to the prior art.
4 is a configuration diagram of a semiconductor device according to an embodiment of the present invention.
FIG. 5 is a diagram for describing a discharge operation when static electricity is generated in the semiconductor device of FIG. 4. FIG.
6 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.
FIG. 7 is a diagram for describing a discharge operation when static electricity is generated in the semiconductor device of FIG. 6. FIG.
8 is a configuration diagram of a semiconductor device according to still another embodiment of the present invention.
9 is a graph comparing magnitudes of currents discharged through a termination circuit in a semiconductor device according to the related art and the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 4는 본 발명의 일 실시예에 의한 반도체 장치의 구성도이다.4 is a configuration diagram of a semiconductor device according to an embodiment of the present invention.

도 4를 참조하면, 반도체 장치는, 내부회로(111)와 연결되어 인터페이스 패드(101)를 터미네이션하는 터미네이션 회로(109), 정전기의 발생시 방전신호를 활성화하는 정전기 감지부(105), 방전신호에 응답하여 정전기를 방전하는 정전기 방전부(103) 및 방전신호에 응답하여 터미네이션 회로(109)에 흐르는 전류를 바이패스하는 바이패스부(201)를 포함한다. 또한, 인터페이스 패드(101)에 발생한 정전기를 전원 전압단(Vcc)으로 전달하거나, 전원 전압단(Vcc)에 발생한 정전기를 인터페이스 패드(101)로 전달하는 정전기 전달부(107)를 더 포함할 수 있다.Referring to FIG. 4, the semiconductor device may include a termination circuit 109 connected to the internal circuit 111 to terminate the interface pad 101, an electrostatic sensing unit 105 activating a discharge signal when static electricity is generated, and a discharge signal. And a bypass unit 201 for bypassing the current flowing through the termination circuit 109 in response to the discharge signal. In addition, the static electricity generated in the interface pad 101 to the power supply voltage terminal (Vcc), or may further include a static electricity transmission unit 107 for transferring the static electricity generated in the power supply voltage terminal (Vcc) to the interface pad 101. have.

정전기 감지부(105)는 전원 전압단(Vcc)과 접지 전압단(Vss) 사이에 직렬 연결된 커패시터(C2)와 저항(R2)을 포함하며, 반도체 장치에 정전기 발생시 방전신호를 활성화한다. The static electricity detector 105 includes a capacitor C2 and a resistor R2 connected in series between the power supply voltage terminal Vcc and the ground voltage terminal Vss, and activates a discharge signal when static electricity is generated in the semiconductor device.

여기에서 "방전신호"는 커패시터(C1)와 저항(R1) 사이의 노드 전압(V_DET)의 레벨을 의미한다. 반도체 장치의 정상 동작 상태에서는 저항(R1)에 전류가 흐르지 않으므로 노드 전압(V_DET)은 접지 전압단(Vss)과 같은 '로우' 상태에 있으나, 정전기가 발생하여 인터페이스 패드(101) 또는 전원 전압단(Vcc)에 양의 정전기 전압이 인가되면 저항(R1)에 정전기 전류가 흘러 전압 강하가 발생하고, 이로 인해 노드 전압(V_DET)은 '하이' 레벨로 활성화된다.Here, the "discharge signal" means the level of the node voltage V_DET between the capacitor C1 and the resistor R1. In the normal operation state of the semiconductor device, since no current flows through the resistor R1, the node voltage V_DET is in a 'low' state such as the ground voltage terminal Vss, but static electricity is generated to generate the interface pad 101 or the power supply voltage terminal. When a positive electrostatic voltage is applied to Vcc, an electrostatic current flows through the resistor R1, causing a voltage drop, thereby activating the node voltage V_DET to a 'high' level.

정전기 방전부(103)는 방전신호에 응답하여 정전기를 방전하는 역할을 하며, 방전신호의 활성화시에 전원 전압단(Vcc)과 접지 전압단(Vss) 사이에 전류 경로를 형성하여 전류가 빠져나가도록 한다. 이러한 전류 경로는 도 4에서와 같이 NMOS 트랜지스터(T1)를 이용하여 구현될 수 있으며, 정전기가 발생하여 노드 전압(V_DET)이 '하이'로 활성화되면 NMOS 트랜지스터(T1)가 턴온되어 전원 전압단(Vcc)과 접지 전압단(Vss) 사이에 전류 경로가 형성된다.The electrostatic discharge unit 103 serves to discharge static electricity in response to the discharge signal, and when the discharge signal is activated, a current path is formed between the power supply voltage terminal Vcc and the ground voltage terminal Vss to escape the current. To do that. Such a current path may be implemented using the NMOS transistor T1 as shown in FIG. 4. When the node voltage V_DET is activated 'high' due to static electricity generated, the NMOS transistor T1 is turned on to supply power voltage ( A current path is formed between Vcc) and the ground voltage terminal Vss.

터미네이션 회로(109)는 도 1을 통해 전술한 바와 같이 인터페이스 패드(101)와 내부회로(111) 사이에서 데이터의 입/출력 및 임피던스 매칭(Impedance matching) 기능을 수행하며, 인터페이스 패드(101)를 풀업 구동하는 다수의 풀업 구동수단과, 인터페이스 패드(101)를 풀다운 구동하는 다수의 풀다운 구동수단을 포함할 수 있다. 여기에서 다수의 풀업 구동수단은, 도 4에 도시된 바와 같이, 인터페이스 패드(101)와 전원 전압단(Vcc) 사이에 병렬로 연결된 다수의 PMOS 트랜지스터(PM1 ~ PMn)일 수 있고, 다수의 풀다운 구동수단은 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 병렬로 연결된 다수의 NMOS 트랜지스터(NM1 ~ NMn)일 수 있다. 각 트랜지스터는 게이트 전압이 일정 레벨 이하일 때(PMOS) 또는 이상일 때(NMOS) 턴온되며, 스위치와 저항이 직렬 연결된 형태로 보아도 무방하다.The termination circuit 109 performs input / output and impedance matching of data between the interface pad 101 and the internal circuit 111 as described above with reference to FIG. 1, and performs the interface pad 101. It may include a plurality of pull-up driving means for driving the pull-up, and a plurality of pull-down driving means for pull-down driving the interface pad 101. Here, the plurality of pull-up driving means may be a plurality of PMOS transistors PM1 to PMn connected in parallel between the interface pad 101 and the power supply voltage terminal Vcc, as shown in FIG. The driving means may be a plurality of NMOS transistors NM1 to NMn connected in parallel between the interface pad 101 and the ground voltage terminal Vss. Each transistor is turned on when its gate voltage is below a certain level (PMOS) or above (NMOS) and can be viewed as a switch and resistor connected in series.

바이패스부(201)는 다수의 풀다운 구동수단에 병렬로 연결된 전류 경로를 포함하며, 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치하도록 구현될 수 있다. 즉, 도 4의 NMOS 트랜지스터(BN1)와 같이 터미네이션 회로(109) 하단부의 다수의 NMOS 트랜지스터(NM1 ~ NMn)에 병렬 연결되고, 이 중 가장 크기가 작은 NMOS 트랜지스터(NM1)에 가장 가깝게 위치할 수 있다. 이렇게 바이패스부(201)를 가장 작은 구동력을 가지는 풀다운 구동수단, 즉 가장 작은 크기의 NMOS 트랜지스터(NM1)에 가장 가깝게 위치하도록 하는 이유는 트랜지스터의 크기가 작을수록 정전기 전류에 의해 파손될 위험성이 더욱 커지기 때문이다.The bypass unit 201 may include a current path connected in parallel to the plurality of pull-down driving means, and may be implemented to be located closest to the pull-down driving means having the smallest driving force among the plurality of pull-down driving means. That is, like the NMOS transistor BN1 of FIG. 4, a plurality of NMOS transistors NM1 to NMn at the lower end of the termination circuit 109 may be connected in parallel, and may be located closest to the smallest NMOS transistor NM1. have. The reason for placing the bypass unit 201 closest to the pull-down driving means having the smallest driving force, that is, the smallest NMOS transistor NM1 is that the smaller the transistor size, the greater the risk of damage caused by electrostatic current. Because.

NMOS 트랜지스터(BN1)는 정전기 감지부(105)로부터 방전신호인 노드 전압(V_DET)을 인가받으며, 노드 전압(V_DET)이 '하이'로 활성화되는 때에 턴온된다. NMOS 트랜지스터(BN1)가 턴온되면 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 방전 전류를 흘려 보내기 위한 전류 경로를 형성하게 된다.The NMOS transistor BN1 receives a node voltage V_DET, which is a discharge signal from the static electricity detector 105, and is turned on when the node voltage V_DET is activated 'high'. When the NMOS transistor BN1 is turned on, a current path for flowing a discharge current is formed between the interface pad 101 and the ground voltage terminal Vss.

정전기 전달부(107)는 인터페이스 패드(101)와 전원 전압단(Vcc) 사이에 연결된 다이오드(D1)와, 접지 전압단(Vss)과 인터페이스 패드(101) 사이에 연결된 다이오드(D2)를 포함한다. 반도체 장치가 정상적으로 동작하는 동안에는 다이오드(D1, D2)를 통해 전류가 흐르지 않으나, 인터페이스 패드(101) 또는 전원 전압단(Vcc)에 정전기가 발생하여 양의 정전기 전압이 유입되면, 다이오드(D1) 또는 다이오드(D2)에 의해 한 방향으로만 정전기 전류가 흐르게 된다.
The static electricity transmitting unit 107 includes a diode D1 connected between the interface pad 101 and the power supply voltage terminal Vcc and a diode D2 connected between the ground voltage terminal Vss and the interface pad 101. . While the semiconductor device is operating normally, no current flows through the diodes D1 and D2. However, if a positive static electricity is generated due to static electricity generated in the interface pad 101 or the power supply voltage terminal Vcc, the diode D1 or The electrostatic current flows in only one direction by the diode D2.

도 5는 도 4의 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면이다.FIG. 5 is a diagram for describing a discharge operation when static electricity is generated in the semiconductor device of FIG. 4.

반도체 장치의 정상 동작시에는 커패시터(C2)와 저항(R2)으로 전류가 흐르지 않으므로, 노드 전압(V_DET)은 접지 전압단(Vss)에 접지되어 NMOS 트랜지스터(T1)은 턴오프 상태에 있다.In the normal operation of the semiconductor device, since no current flows through the capacitor C2 and the resistor R2, the node voltage V_DET is grounded to the ground voltage terminal Vss so that the NMOS transistor T1 is turned off.

인터페이스 패드(101)와 접지 전압단(Vss) 사이에 양의 정전기 전압이 인가되면, 먼저 교류성의 정전기 전류가 다이오드(D1)를 거쳐 정전기 감지부(105)의 커패시터(C2) 및 저항(R2)을 통해 접지 전압단(Vss)으로 방전된다. 이 전류로 인해 저항(R2) 양단에서 전압 강하가 발생하여 노드 전압(V_DET)이 '하이' 레벨로 천이하고, NMOS 트랜지스터(T1) 및 NMOS 트랜지스터(BN1)가 터미네이션 회로(109)의 NMOS 트랜지스터들(NM1 ~ NMn)에 비해 훨씬 낮은 드레인-소스 전압에서 신속하게 턴온된다. 이어서 NMOS 트랜지스터(T1) 및 NMOS 트랜지스터(BN1)을 통해 대부분의 정전기 전류가 접지 전압단(Vss)으로 방전된다. 이 과정에서 인터페이스 패드(101)와 접지 전압단(Vss) 사이의 전압이 상승하는데, 본 실시예에서는 바이패스부(201)의 NMOS 트랜지스터(BN1)가 터미네이션 회로(109)의 NMOS 트랜지스터들(NM1 ~ NMn)에 비해 먼저 턴온되므로, 터미네이션 회로(109)를 통해 방전되는 전류량은 종래의 반도체 장치에 비해 대폭 감소하게 된다. 따라서 터미네이션 회로(109)의 NMOS 트랜지스터들(NM1 ~ NMn)은 정전기 방전으로부터 안전하게 보호되며, 특히 바이패스부(201)에 의한 전류경로가 가장 작은 크기의 NMOS 트랜지스터(NM1)에 가장 가깝게 형성되므로 NMOS 트랜지스터(NM1)에서 가장 큰 보호 효과를 보이게 된다.
When a positive electrostatic voltage is applied between the interface pad 101 and the ground voltage terminal Vss, first, an alternating electrostatic current passes through the diode D1 and the capacitor C2 and the resistor R2 of the electrostatic sensing unit 105. Through the discharge to the ground voltage terminal (Vss). This current causes a voltage drop across the resistor R2 to cause the node voltage V_DET to transition to a 'high' level, and the NMOS transistors T1 and NMOS transistors BN1 are connected to the NMOS transistors of the termination circuit 109. It quickly turns on at much lower drain-to-source voltages compared to (NM1 to NMn). Subsequently, most of the electrostatic current is discharged to the ground voltage terminal Vss through the NMOS transistor T1 and the NMOS transistor BN1. In this process, the voltage between the interface pad 101 and the ground voltage terminal Vss rises. In the present embodiment, the NMOS transistor BN1 of the bypass unit 201 is the NMOS transistors NM1 of the termination circuit 109. Since it is first turned on compared with ˜NMn), the amount of current discharged through the termination circuit 109 is greatly reduced compared to the conventional semiconductor device. Therefore, the NMOS transistors NM1 to NMn of the termination circuit 109 are safely protected from electrostatic discharge, and in particular, since the current path by the bypass unit 201 is formed to be closest to the NMOS transistor NM1 having the smallest size, the NMOS. The greatest protection effect is obtained in the transistor NM1.

도 6은 본 발명의 다른 실시예에 의한 반도체 장치의 구성도이다.6 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.

도 6을 참조하면, 반도체 장치는, 내부회로(111)와 연결되어 인터페이스 패드(101)를 터미네이션하는 터미네이션 회로(109), 정전기의 발생시 방전신호를 활성화하는 정전기 감지부(105), 방전신호에 응답하여 정전기를 방전하는 정전기 방전부(103), 방전신호에 응답하여 터미네이션 회로(109)에 흐르는 전류를 바이패스하는 바이패스부(301) 및 인터페이스 패드(101)에 발생한 정전기를 전원 전압단(Vcc)으로 전달하거나, 전원 전압단(Vcc)에 발생한 정전기를 인터페이스 패드(101)로 전달하는 정전기 전달부(107)를 포함한다.Referring to FIG. 6, the semiconductor device may include a termination circuit 109 connected to the internal circuit 111 to terminate the interface pad 101, an electrostatic sensing unit 105 to activate a discharge signal when static electricity is generated, and a discharge signal. In response, the electrostatic discharge unit 103 discharges static electricity, the bypass unit 301 for bypassing the current flowing through the termination circuit 109 in response to the discharge signal, and the static electricity generated in the interface pad 101 to the power supply voltage terminal ( Vcc) or an electrostatic transfer unit 107 which transfers static electricity generated at the power supply voltage terminal Vcc to the interface pad 101.

바이패스부(301)는 다수의 풀업 구동수단에 병렬로 연결된 전류 경로를 포함하며, 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하도록 구현될 수 있다. 즉, 도 6의 PMOS 트랜지스터(BP1)와 같이 터미네이션 회로(109) 상단부의 다수의 PMOS 트랜지스터(PM1 ~ PMn)에 병렬 연결되고, 이 중 가장 크기가 작은 PMOS 트랜지스터(PM1)에 가장 가깝게 위치할 수 있다. 도 4에서와 마찬가지로, 트랜지스터의 크기가 작을수록 정전기 전류에 의해 파손될 위험성이 커지므로, 바이패스부(301)를 가장 작은 크기의 PMOS 트랜지스터(PM1)에 가장 가깝게 위치시키는 것이 바람직하다.The bypass unit 301 may include a current path connected in parallel to the plurality of pull-up driving means, and may be implemented to be located closest to the pull-up driving means having the smallest driving force among the plurality of pull-up driving means. That is, like the PMOS transistor BP1 of FIG. 6, the PMOS transistors PM1 to PMn of the upper end of the termination circuit 109 may be connected in parallel, and may be located closest to the smallest PMOS transistor PM1. have. As in FIG. 4, the smaller the size of the transistor is, the greater the risk of damage caused by the electrostatic current. Therefore, it is preferable to place the bypass unit 301 closest to the smallest size PMOS transistor PM1.

바이패스부(301)의 PMOS 트랜지스터(BP1)는 정전기 감지부(105)로부터 방전신호인 노드 전압(V_DET)을 인가받는데, 도 4에서와 달리 인버터(IV1)에 의해 반전된 형태로 인가받는다. 따라서 노드 전압(V_DET)이 '하이'로 활성화되면 PMOS 트랜지스터(BP1)는 '로우'로 반전된 전압을 게이트 전압으로 인가받아 턴온되며, PMOS 트랜지스터(BP1)가 턴온되면 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 방전 전류를 흘려 보내기 위한 전류 경로를 형성하게 된다.The PMOS transistor BP1 of the bypass unit 301 receives the node voltage V_DET, which is a discharge signal, from the static electricity detecting unit 105. In contrast to FIG. 4, the PMOS transistor BP1 is applied in an inverted form by the inverter IV1. Therefore, when the node voltage V_DET is activated as 'high', the PMOS transistor BP1 is turned on by receiving the voltage inverted to 'low' as the gate voltage. When the PMOS transistor BP1 is turned on, the PMOS transistor BP1 is turned on. A current path for flowing a discharge current is formed between the interface pads 101.

나머지 구성의 기능 및 역할은 도 4를 통해 설명한 바와 동일하다.
Functions and roles of the remaining components are the same as described with reference to FIG. 4.

도 7은 도 6의 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면이다.FIG. 7 is a diagram for describing a discharge operation when static electricity is generated in the semiconductor device of FIG. 6.

반도체 장치의 정상 동작시에는 커패시터(C2)와 저항(R2)으로 전류가 흐르지 않으므로, 노드 전압(V_DET)은 접지 전압단(Vss)에 접지되어 NMOS 트랜지스터(T1)는 턴오프 상태에 있다.In the normal operation of the semiconductor device, since no current flows through the capacitor C2 and the resistor R2, the node voltage V_DET is grounded to the ground voltage terminal Vss so that the NMOS transistor T1 is turned off.

전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 양의 정전기 전압이 인가되면, 먼저 교류성의 정전기 전류가 정전기 감지부(105)의 커패시터(C2) 및 저항(R2)을 통해 접지 전압단(Vss)으로 방전된다. 이 전류로 인해 저항(R2) 양단에서 전압 강하가 발생하여 노드 전압(V_DET)이 '하이' 레벨로 천이하고, NMOS 트랜지스터(T1) 및 PMOS 트랜지스터(BP1)가 터미네이션 회로(109)의 PMOS 트랜지스터들(PM1 ~ PMn)에 비해 훨씬 낮은 드레인-소스 전압에서 신속하게 턴온된다. 이어서 대부분의 정전기 전류는 NMOS 트랜지스터(T1) 및 다이오드(D2)를 통해 인터페이스 패드(101)로 방전되거나, PMOS 트랜지스터(BP1)을 통해 인터페이스 패드(101)로 방전된다. 이 과정에서 전원 전압단(Vcc)과 인터페이스 패드(101) 사이의 전압이 상승하는데, 본 실시예에서는 바이패스부(301)의 PMOS 트랜지스터(BP1)가 터미네이션 회로(109)의 PMOS 트랜지스터들(PM1 ~ PMn)에 비해 먼저 턴온되므로, 터미네이션 회로(109)를 통해 방전되는 전류량은 종래의 반도체 장치에 비해 대폭 감소하여 PMOS 트랜지스터들(PM1 ~ PMn)은 정전기 방전으로부터 안전하게 보호된다. 특히 바이패스부(301)에 가장 가깝게 위치한 PMOS 트랜지스터(PM1)에서 가장 큰 보호 효과를 가진다.
When a positive electrostatic voltage is applied between the power supply voltage terminal Vcc and the interface pad 101, first, an alternating electrostatic current is applied to the ground voltage terminal (C2) and the resistor R2 of the electrostatic sensing unit 105. Vss). This current causes a voltage drop across the resistor R2 to cause the node voltage V_DET to transition to a 'high' level, and the NMOS transistor T1 and the PMOS transistor BP1 are PMOS transistors of the termination circuit 109. It quickly turns on at much lower drain-source voltages compared to (PM1 to PMn). Most of the electrostatic current is then discharged to the interface pad 101 through the NMOS transistor T1 and diode D2 or to the interface pad 101 through the PMOS transistor BP1. In this process, the voltage between the power supply voltage terminal Vcc and the interface pad 101 is increased. In this embodiment, the PMOS transistor BP1 of the bypass unit 301 is the PMOS transistors PM1 of the termination circuit 109. Since it is first turned on compared to ˜PMn, the amount of current discharged through the termination circuit 109 is greatly reduced compared to the conventional semiconductor device, so that the PMOS transistors PM1 to PMn are safely protected from electrostatic discharge. In particular, the PMOS transistor PM1 positioned closest to the bypass unit 301 has the largest protection effect.

도 8은 본 발명의 또 다른 실시예에 의한 반도체 장치의 구성도이다.8 is a configuration diagram of a semiconductor device according to still another embodiment of the present invention.

도 8을 참조하면, 반도체 장치는, 내부회로(111)와 연결되어 인터페이스 패드(101)를 터미네이션하는 터미네이션 회로(109), 정전기의 발생시 방전신호를 활성화하는 정전기 감지부(105), 방전신호에 응답하여 정전기를 방전하는 정전기 방전부(103), 방전신호에 응답하여 터미네이션 회로(109)에 흐르는 전류를 바이패스하는 바이패스부(401) 및 인터페이스 패드(101)에 발생한 정전기를 전원 전압단(Vcc)으로 전달하거나, 전원 전압단(Vcc)에 발생한 정전기를 인터페이스 패드(101)로 전달하는 정전기 전달부(107)를 포함한다.Referring to FIG. 8, the semiconductor device may include a termination circuit 109 connected to the internal circuit 111 to terminate the interface pad 101, an electrostatic sensing unit 105 activating a discharge signal when static electricity is generated, and a discharge signal. In response to the discharge signal, the bypass unit 401 for bypassing the current flowing through the termination circuit 109 in response to the discharge signal, and the static electricity generated in the interface pad 101 to the power supply voltage terminal ( Vcc) or an electrostatic transfer unit 107 which transfers static electricity generated at the power supply voltage terminal Vcc to the interface pad 101.

바이패스부(401)는 다수의 풀업 구동수단에 병렬로 연결된 제 1 전류 경로 및 다수의 풀다운 구동수단에 병렬로 연결된 제 2 전류 경로를 포함하며, 제 1 전류 경로는 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하고, 제 2 전류 경로는 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치하도록 구현될 수 있다. 도 8에서, 터미네이션 회로(109) 상단부의 다수의 PMOS 트랜지스터(PM1 ~ PMn) 중 가장 크기가 작은 PMOS 트랜지스터(PM1)에 가장 가깝게 위치한 PMOS 트랜지스터(BP1)가 제 1 전류 경로를 형성하며, 터미네이션 회로(109) 하단부의 다수의 NMOS 트랜지스터(NM1 ~ NMn) 중 가장 크기가 작은 NMOS 트랜지스터(NM1)에 가장 가깝게 위치한 NMOS 트랜지스터(BN1)가 제 2 전류 경로를 형성한다. The bypass unit 401 includes a first current path connected in parallel to the plurality of pull-up driving means and a second current path connected in parallel to the plurality of pull-down driving means, the first current path being the most of the plurality of pull-up driving means. Located closest to the pull-up driving means having a small driving force, the second current path may be implemented to be located closest to the pull-down driving means having the smallest driving force among the plurality of pull-down driving means. In FIG. 8, the PMOS transistor BP1 located closest to the smallest PMOS transistor PM1 among the plurality of PMOS transistors PM1 to PMn at the upper end of the termination circuit 109 forms a first current path, and the termination circuit is formed. The NMOS transistor BN1 located closest to the smallest NMOS transistor NM1 among the plurality of NMOS transistors NM1 to NMn at the lower end forms a second current path.

PMOS 트랜지스터(BP1)는 정전기 감지부(105)로부터 방전신호인 노드 전압(V_DET)을 인버터(IV1)를 통해 반전된 형태로 인가받고, NMOS 트랜지스터(BN1)는 노드 전압(V_DET)을 그대로 인가받는다. 노드 전압(V_DET)이 '하이'로 활성화되면 PMOS 트랜지스터(BP1)와 NMOS 트랜지스터(BN1)가 턴온되어, 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 방전 전류를 흘려 보내기 위한 제 1 전류 경로 및 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 방전 전류를 흘려 보내기 위한 제 2 전류 경로를 형성하게 된다.The PMOS transistor BP1 receives the node voltage V_DET, which is a discharge signal, from the static electricity detector 105 in an inverted form through the inverter IV1, and the NMOS transistor BN1 receives the node voltage V_DET as it is. . When the node voltage V_DET is activated as 'high', the PMOS transistor BP1 and the NMOS transistor BN1 are turned on, and thus, a first current for flowing a discharge current between the power supply voltage terminal Vcc and the interface pad 101. A second current path is formed between the path and interface pad 101 and the ground voltage terminal Vss for flowing a discharge current.

나머지 구성의 기능 및 역할은 도 4를 통해 설명한 바와 동일하다.Functions and roles of the remaining components are the same as described with reference to FIG. 4.

도 8의 반도체 장치에서 정전기의 발생시 방전 동작은 도 5 및 도 7을 통해 설명한 바와 동일하다. 즉, 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 양의 정전기 전압이 인가되는 경우에는 도 5의 동작 방식에 의해, 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 양의 정전기 전압이 인가되는 경우에는 도 7의 동작 방식에 의해 정전기를 방전한다.
In the semiconductor device of FIG. 8, the operation of discharging static electricity is the same as described with reference to FIGS. 5 and 7. That is, when a positive electrostatic voltage is applied between the interface pad 101 and the ground voltage terminal Vss, the positive electrostatic voltage is applied between the power supply voltage terminal Vcc and the interface pad 101 by the operation method of FIG. 5. When a voltage is applied, the static electricity is discharged by the operation method of FIG. 7.

도 9는 종래 기술 및 본 발명에 의한 반도체 장치에서 터미네이션 회로를 통해 방전되는 전류의 크기를 비교한 그래프이다.9 is a graph comparing magnitudes of currents discharged through a termination circuit in a semiconductor device according to the related art and the present invention.

종래의 반도체 장치와 도 4의 실시예에 의한 반도체 장치의 터미네이션 회로(109) 보호 특성을 비교하기 위해, 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 정전기 전압을 인가하였을 때 NMOS 트랜지스터(NM1)를 통해 방전되는 전류의 크기를 TCAD(Technology CAD) 시뮬레이션을 통해 비교하였다. 시뮬레이션에 사용된 NMOS 트랜지스터(NM1)의 크기는 1㎛이고, 바이패스부(201)의 NMOS 트랜지스터(BN1)의 크기는 5㎛이다.In order to compare the protection characteristics of the termination circuit 109 of the semiconductor device according to the exemplary embodiment of FIG. 4 with the conventional semiconductor device, when an electrostatic voltage is applied between the interface pad 101 and the ground voltage terminal Vss, the NMOS transistor ( The magnitude of the current discharged through NM1) was compared by TCAD (Technology CAD) simulation. The size of the NMOS transistor NM1 used for the simulation is 1 μm, and the size of the NMOS transistor BN1 of the bypass portion 201 is 5 μm.

도 9에 도시된 바와 같이, 1㎛ 크기의 트랜지스터를 파괴시킬 수 있는 수준인 8mA의 전류가 NMOS 트랜지스터(NM1)를 통해 방전될 때, 본 발명에 의한 반도체 장치에서는 인터페이스 패드(101)와 접지 전압단(Vss) 사이에서 약 4.4A의 전류를 방전할 수 있음이 확인된다. 이는 종래의 반도체 장치에 비해 2배 가량 높은 것이다. 정전기 전류는 정전기 전압과 비례 관계에 있으므로, 본 발명에 의할 경우 ESD 레벨을 종래 기술에 비해 2배 정도로 크게 높일 수 있게 된다.
As shown in FIG. 9, when a current of 8 mA, which is a level capable of destroying a transistor having a size of 1 μm, is discharged through the NMOS transistor NM1, the interface pad 101 and the ground voltage in the semiconductor device according to the present invention. It is confirmed that a current of about 4.4 A can be discharged between stages (Vss). This is about twice as high as the conventional semiconductor device. Since the electrostatic current is in proportion to the electrostatic voltage, according to the present invention, it is possible to increase the ESD level by about twice as much as in the prior art.

전술한 바와 같이, 본 발명에서는 인터페이스 패드에 연결된 터미네이션 회로를 정전기 방전으로부터 보호하기 위해, 정전기 발생시 터미네이션 회로로 유입되는 방전 전류를 바이패스(bypass)하는 바이패스부를 두어 터미네이션 회로 내의 트랜지스터가 방전 전류에 의해 파괴되지 않도록 하는 반도체 장치를 제안하였다.
As described above, in the present invention, in order to protect the termination circuit connected to the interface pad from electrostatic discharge, a transistor in the termination circuit bypasses the discharge current by bypassing the discharge current flowing into the termination circuit when the static electricity is generated. A semiconductor device has been proposed that will not be destroyed by damage.

전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited by.

Claims (13)

인터페이스 패드를 터미네이션하는 터미네이션 회로;
정전기의 발생시 방전신호를 활성화하는 정전기 감지부;
상기 방전신호에 응답하여 상기 정전기를 방전하는 정전기 방전부; 및
상기 방전신호에 응답하여 상기 터미네이션 회로에 흐르는 전류를 바이패스하는 바이패스부
를 포함하는 반도체 장치.
A termination circuit for terminating the interface pads;
A static electricity detector for activating a discharge signal when static electricity is generated;
An electrostatic discharge unit configured to discharge the static electricity in response to the discharge signal; And
Bypass unit for bypassing the current flowing in the termination circuit in response to the discharge signal
.
제 1항에 있어서,
상기 정전기 방전부는
상기 방전신호의 활성화시에 전원 전압단과 접지 전압단 사이에 전류 경로를 형성하는
반도체 장치.
The method of claim 1,
The electrostatic discharge unit
Forming a current path between a power supply voltage terminal and a ground voltage terminal upon activation of the discharge signal;
Semiconductor device.
제 2항에 있어서,
상기 인터페이스 패드에 발생한 정전기를 상기 전원 전압단으로 전달하거나, 상기 전원 전압단에 발생한 정전기를 상기 인터페이스 패드로 전달하는 정전기 전달부
를 더 포함하는 반도체 장치.
The method of claim 2,
Electrostatic transfer unit for transferring the static electricity generated in the interface pad to the power supply voltage terminal, or the static electricity generated in the power supply voltage terminal to the interface pad.
The semiconductor device further comprising.
제 3항에 있어서,
상기 터미네이션 회로는
상기 인터페이스 패드를 풀업 구동하는 다수의 풀업 구동수단; 및
상기 인터페이스 패드를 풀다운 구동하는 다수의 풀다운 구동수단을 포함하는
반도체 장치.
The method of claim 3, wherein
The termination circuit
A plurality of pull-up driving means for driving the interface pad up; And
A plurality of pull-down driving means for driving the interface pad pull-down
Semiconductor device.
제 4항에 있어서,
상기 다수의 풀업 구동수단은
상기 인터페이스 패드와 상기 전원 전압단 사이에 병렬로 연결된 다수의 PMOS 트랜지스터인
반도체 장치.
The method of claim 4, wherein
The plurality of pull-up drive means
A plurality of PMOS transistors connected in parallel between the interface pad and the power supply voltage terminal;
Semiconductor device.
제 4항에 있어서,
상기 다수의 풀다운 구동수단은
상기 인터페이스 패드와 상기 접지 전압단 사이에 병렬로 연결된 다수의 NMOS 트랜지스터인
반도체 장치.
The method of claim 4, wherein
The plurality of pull-down drive means
A plurality of NMOS transistors connected in parallel between the interface pad and the ground voltage terminal;
Semiconductor device.
제 4항에 있어서,
상기 바이패스부는
상기 다수의 풀업 구동수단에 병렬로 연결된 전류 경로를 포함하는
반도체 장치.
The method of claim 4, wherein
The bypass unit
A current path connected in parallel to the plurality of pull-up drive means;
Semiconductor device.
제 7항에 있어서,
상기 전류 경로는 상기 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하는
반도체 장치.
The method of claim 7, wherein
The current path is located closest to the pull-up driving means having the smallest driving force among the plurality of pull-up driving means.
Semiconductor device.
제 4항에 있어서,
상기 바이패스부는
상기 다수의 풀다운 구동수단에 병렬로 연결된 전류 경로를 포함하는
반도체 장치.
The method of claim 4, wherein
The bypass unit
A current path connected in parallel to the plurality of pull-down driving means;
Semiconductor device.
제 9항에 있어서,
상기 전류 경로는 상기 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치하는
반도체 장치.
The method of claim 9,
The current path is located closest to the pull-down driving means having the smallest driving force among the plurality of pull-down driving means.
Semiconductor device.
제 4항에 있어서,
상기 바이패스부는
상기 다수의 풀업 구동수단에 병렬로 연결된 제 1 전류 경로; 및
상기 다수의 풀다운 구동수단에 병렬로 연결된 제 2 전류 경로를 포함하는
반도체 장치.
The method of claim 4, wherein
The bypass unit
A first current path connected in parallel to said plurality of pull-up drive means; And
A second current path connected in parallel to said plurality of pull-down drive means;
Semiconductor device.
제 11항에 있어서,
상기 제 1 전류 경로는 상기 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하고, 상기 제 2 전류 경로는 상기 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치하는
반도체 장치.
12. The method of claim 11,
The first current path is located closest to the pull-up driving means having the smallest driving force among the plurality of pull-up driving means, and the second current path is closest to the pull-down driving means having the smallest driving force among the plurality of pull-down driving means. Located
Semiconductor device.
제 1항에 있어서,
상기 인터페이스 패드는
데이터 패드인
반도체 장치.
The method of claim 1,
The interface pad is
Data pad in
Semiconductor device.
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* Cited by examiner, † Cited by third party
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US9875975B2 (en) 2014-05-14 2018-01-23 Samsung Electronics Co., Ltd. Semiconductor device including electrostatic discharge circuit and operation method thereof

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