KR100195016B1 - Memory Control Circuit and Method of Digital Video Disc Playback Device - Google Patents
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Abstract
[청구범위에 기재된 발명이 속한 기술분야][Technical field to which the invention described in the claims belong]
DVDP의 에러 정정 및 디인터리브에 이용되는 메모리의 라이트 및 리드 동작을 제어하는 회로에 관한 것이다.A circuit for controlling write and read operations of a memory used for error correction and deinterleaving of a DVDP.
[발명이 해결하려고 하는 기술적 과제][Technical Challenges to Invent]
최소한의 메모리 사이즈를 가지고 에러 정정 섹터 포맷의 데이터를 디인터리브할 수 있는 회로 및 방법을 제공한다.A circuit and method are provided that can deinterleave data in an error correction sector format with a minimum memory size.
[발명의 해결방법의 요지][Summary of the solution of the invention]
라이트 및 리드 어드레스의 입력에 응답하여 상기 복조된 여러 정정 섹터 포맷의 데이터를 내부 영역에 라이트 및 리드하여 출력하는 메모리와, 상기 메모리에 순차적으로 증가되는 라이트 어드레스를 공급하며 어드레스 로드 신호에 응답하여 상기 라이트 어드레스의 출력을 홀드함과 동시에 미리 설정된 디인터리브용 라이트 어드레스를 계산하여 출력하고, 상기 어드레스 로드신호의 차단에 응답하여 상기 홀드 어드레스로부터 증가되는 라이트 어드레스를 상기 메모리에 공급하는 디인터리브용 어드레스 발생기와, 상기 디인터리브용 어드레스 발생기로부터 출력되는 라이트 어드레스를 에러 정정 섹터 포맷의 가로 단위로 카운팅하고, 상기 카운팅된 값이 미리 설정된 값일 때 상기 어드레스 로드 신호를 발생하는 카운터를 포함하여 구성된다.A memory for writing and reading the demodulated corrected sector format data in an internal area in response to input of a write and read address, and a write address which is sequentially increased in the memory, and in response to an address load signal; A deinterleave address generator for holding the output of the write address and simultaneously calculating and outputting a predetermined deinterleave write address and supplying the write address incremented from the hold address to the memory in response to the blocking of the address load signal. And a counter for counting the write address output from the deinterleave address generator in a horizontal unit of an error correction sector format, and generating the address load signal when the counted value is a preset value.
[발명의 중요한 용도][Important Uses of the Invention]
DVDP의 메모리 제어 회로.DVDP memory control circuit.
Description
제1도는 일반적인 디지털 비디오 디스크 재생 장치 일부분의 구성도.1 is a block diagram of a part of a general digital video disc reproducing apparatus.
제2도는 디지털 비디오 디스크의 에러 정정 섹터의 포맷의 구성도.2 is a configuration diagram of a format of an error correction sector of a digital video disc.
제3도는 종래의 기술에 의해 디인터리브된 에러 정정 섹터의 포맷의 구성도.3 is a configuration diagram of a format of an error correction sector deinterleaved by a conventional technique.
제4도(a) 및 제4도(b)는 종래의 기술에 의한 메모리의 라이트 및 리드 어드레스 발생을 설명하기 위한 도면.4 (a) and 4 (b) are diagrams for explaining the write and read address generation of a memory according to the prior art.
제5도는 본 발명의 실시예에 따른 디지털 비디오 디스크 재생 장치의 일부분의 구성도.5 is a block diagram of a part of a digital video disc reproducing apparatus according to an embodiment of the present invention.
제6도는 본 발명의 실시예에 따른 디인터리브용 어드레스 발생제어 타이밍도.6 is an address generation control timing diagram for a deinterleave according to an embodiment of the present invention.
제7도(a) 및 제7도(b)는 본 발명의 실시예에 따른 메모리의 라이트 및 리드 어드레스 발생 타이밍을 설명하기 위한 도면.7 (a) and 7 (b) are diagrams for explaining timings of write and read address generation of a memory according to an embodiment of the present invention.
제8도는 본 발명의 실시예에 따른 메모리의 데이터 리드용 어드레스 맵의 테이블을 도시한 도면.8 is a table showing an address map for reading data in a memory according to an embodiment of the present invention.
본 발명은 디지털 비디오 디스크 제생 장치(Digital Video Disc Player: 이하 DVDP에라 칭함)에 관한 것으로, 특히 DVDP의 에러 정정(Error correction) 및 디인터리브(De-interleave)에 이용되는 메모리를 효과적으로 이용하기 위한 메모리 제어 회로 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital video disc player (hereinafter referred to as a DVDP), and more particularly to a memory for effectively using a memory used for error correction and de-interleave of a DVDP. Control circuit and method.
DVD(Digital Video Disc)는 디지털 데이터를 저장할 수 있는 디스크 기록 매체중의 하나로서, 대용량의 데이터를 저장할 수 있어 동화상의 데이터를 저장 하는데 유용하게 사용된다. 특히 MPEG(Moving Picture Experts Group)2의 디지털 영상 데이터를 2시간 이상 저장하는 차세대 고화질·고음질의 보급형 멀티미디어 기억장치로 널이 이용된다.DVD (Digital Video Disc) is one of the disc recording media that can store digital data, and can store a large amount of data, which is useful for storing data of moving images. In particular, null is used as a next-generation high-definition and high-quality, popular multimedia storage device that stores digital image data of MPEG (Moving Picture Experts Group) 2 or more.
통상적으로 디지털 비디오 혹은 오디오 통신 방식에서는 기록 또는 재생 과정에서 여러 가지 이유(예를 들면, 잡음, 부호간 간섭, 재생 메카니즘 변동, 기록 매체의 에러 등) 에러가 발생하게 된다. 따라서, 디스크로부터 디지털 데이터를 픽업하여 재생하는 과정에서는 상기와 같은 에러를 정정하지 않고서는 원래의 디지털 신호를 재생할 수 없게 된다. 그러므로 다양한 방법을 통해 재생되는 디지털 신호로부터 에러를 검출하고, 검출된 에러를 저장하게 된다.In general, in digital video or audio communication, various reasons (eg, noise, inter-signal interference, playback mechanism variation, errors in the recording medium, etc.) occur during recording or playback. Therefore, in the process of picking up and reproducing digital data from the disc, the original digital signal cannot be reproduced without correcting the above error. Therefore, an error is detected from the digital signal reproduced through various methods, and the detected error is stored.
또한, 디지털 디스크에 기록된 데이터를 복조하고, 상기 복조된 데이터를 에러 정정 회로를 이용하여 에러 정정하기 위해서는 특정한 형태로 인터리브된(Interleaved) 데이터의 포맷을 에러 정정하기에 적합한 형태로 변환시키는 디인터리브 과정을 필수적으로 하여야 한다. 이와 같은 디인터리브 및 에러 정정을 위해서는 디스크로부터 재생되어 복조된 데이터를 기록하고, 데이터 포맷을 재배열 하기 위한 메모리가 필요로하여 진다.Further, a deinterleave demodulates the data recorded on the digital disk and converts the format of the interleaved data into a form suitable for error correction in order to error correct the demodulated data using an error correction circuit. The process must be essential. Such deinterleaving and error correction requires a memory for recording and demodulating the data reproduced from the disc and rearranging the data format.
제1도는 종래의 DVDP의 부분적인 구성을 나타낸 것이다. 제1도의 도면을 참고하면, 마이컴(10)은 DVD 재생장치의 전반적인 동작을 총괄적으로 제어하는 장치제어부로서, 에러 감출 정보를 입력하여 반복 에러 정정이 필요한 경우 디스크를 리시크하도록 제어하는 신호 SE를 발생하는 등의 동작한다. 디스크 구동 제어부(400)은 상기 마이컴(400)의 제어를 받아 디스크의 회전 및 시크 등과 같은 각종 동작을 하게 한다. 그리고, 복조부(10)는 상기 디스크 구동 제어부(400)의 제어에 의해 회전되는 DVD(도시하지 않았음)로부터 읽어내어 펄스 파형으로 정형된 정보 즉, 데이터 스트림 EFMI을 소정 비트들로 이루어진 심볼 단위로 복조하여 출력한다. 이때, 상기 DVD에 기록된 데이터는 8-16변조(Eight to Sixteen Modulation)되어 기록된 것이다. 상기 복조부(10)에 접속된 메모리 제어부(20)은 상기 마이컴(500)의 제어에 의해 복조된 에러 정정 섹터의 데이터를 디인터리브하여 상기 메모리(50)에 기록 및 독출하거나, 상기 메모리(50)로부터 읽어낸 데이터 D0를 출력한다. 여기서 상기 에러 정정 섹터는 12섹터에 대한 데이터들로 이루어지며, 상기 메모리(50)는 리드/라이트(Read/Write)가 용이하고 데이터를 고속으로 억세스하기 위한 다이나믹램이 사용된다. 에러 정정부(60)은 상기 디인터리브된 에러 정정 섹터의 데이터를 가로 및 세로 방향으로 에러 정정하고 에러 정정 결과를 상기 마이컴(10)로 공급한다. 상기에서 복조부(30)에서 복조되어 출력된 데이터의 에러 정정 섹터의 데이터 포맷은 하기 제2도와 같다.1 shows a partial configuration of a conventional DVDP. Referring to the drawing of FIG. 1, the microcomputer 10 is a device control unit which collectively controls the overall operation of the DVD player, and inputs error concealment information to receive a signal SE for controlling the disc to be rebooted when repeated error correction is required. Occur, and so on. The disc drive controller 400 performs various operations such as rotation and seek of a disc under the control of the microcomputer 400. In addition, the demodulator 10 reads from a DVD (not shown) rotated under the control of the disc drive control unit 400 to form information in a pulse waveform, that is, a data unit of the data stream EFMI. Demodulate the output with At this time, the data recorded on the DVD is recorded by 8-16 modulation (Eight to Sixteen Modulation). The memory controller 20 connected to the demodulator 10 deinterleaves the data of the error correction sector demodulated by the control of the microcomputer 500 to write and read the data to the memory 50, or to read the memory 50. Outputs the data D0 read from Here, the error correction sector is composed of data for 12 sectors, and the memory 50 is easy to read / write and a dynamic RAM for accessing data at high speed is used. The error correction unit 60 corrects the data of the deinterleaved error correction sector in the horizontal and vertical directions and supplies an error correction result to the microcomputer 10. The data format of the error correction sector of the data demodulated and output by the demodulator 30 is shown in FIG. 2.
제2도는 일반적인 디지털 비디오 디스크의 에러 정정 섹터의 포맷의 구성도를 도시한 것이다. 제2도를 참조하면, 가로(Row) 측으로 172바이트의 데이터와 10바이트의 패리티(Parity) 데이터가 위치되어 있다. 그리고, 세로(Column)측으로 13줄(예컨대, 본 발명의 설명에서 세로 1줄은 1바이트의 크기를 의미함)의 크기를 갖는 데이터 섹타들이 16개 구비되어 총 208바이트의 크기를 갖는다. 따라서, 하나의 데이터 섹타는 가로 182바이트, 세로 13줄의 크기는 구성되며, 세트 13줄중 최종 1줄은 패리티 비트이다.2 shows a configuration diagram of a format of an error correction sector of a general digital video disc. Referring to FIG. 2, 172 bytes of data and 10 bytes of parity data are positioned on the row side. In addition, 16 data sectors having a size of 13 lines (for example, 1 line in the description of the present invention means 1 byte in size) on the column side are provided to have a total size of 208 bytes. Therefore, one data sector has a size of 182 bytes horizontally and 13 vertical lines, and the last one of the 13 lines of the set is a parity bit.
상기 제2도와 같은 포맷을 갖는 에러 정정 섹터는 첫음에 가로 방향에 대해서 172바이트의 데이터와 10바이트의 패리티 비트를 사용하여 에러 정정을 수행한다. 그리고, 다음에는 세로 방향에 대해서 에러 정정을 수행하는데 세로 방향의 패리티 16바이트는 매 12바이트의 데이터 마다 1바이트씩 분산되어 끼어진 형태로 되어 있기 때문에 이를 정돈하여야 세로측의 데이터에 대하여 에러 정정을 할 수 있게 된다. 이러한 과정을 통상 이 기술 분야에서 디인터리브라 한다. 이와 같은 디인터리브의 동작은 제1도에 도시된 메모리 제어부(40)에서 실행되며, 세로방향 및 가로방향의 에러 정정은 디인터리브된 후 정돈된 에러 정정 섹터의 포맷을 메모리 제어부(40)가 메모리(50)로부터 리드 출력시에 에러 정정부(60)가 실행한다.The error correction sector having the format as shown in FIG. 2 performs error correction using 172 bytes of data and 10 bytes of parity bits in the horizontal direction at the first note. Next, error correction is performed in the vertical direction, and the parity 16 bytes in the vertical direction are distributed by 1 byte for every 12 bytes of data. Therefore, the error is corrected for the vertical data. It becomes possible. This process is usually deinterleaved in the art. The operation of the deinterleave is performed in the memory control unit 40 shown in FIG. 1, and the error control in the vertical and horizontal directions is deinterleaved, and then the memory control unit 40 stores the format of the corrected error correction sector. The error correction unit 60 executes at the read output from the 50.
상기와 같은 에러 정정 섹터의 디인터리브를 수행하기 위해서는 제1도에 도시된 메모리(50)를 이용하여 제3도와 같은 형태로 디인터리브된 포맷의 데이터로 저장된다. 제3도는 제1도에 도시된 종래의 기술에 의해 제2도와 같이 인터리브된 에러 정정 섹터의 포맷을 디인터리브한 후의 정돈된 에러 정정 섹터의 포맷을 도시한 것이다. 상기 메모리(50)을 이용하여 제2도와 같은 에러 정정 섹터의 포맷을 제3도와 같은 디인터리브의 형태로 정돈하기 위해서는 상기 메모리(50)의 라이트/리드의 적절한 동작 제어가 요구되어 진다. 즉, 가로 방향으로 입력되는 데이터를 메모리에 기록하는데 192번줄 다음으로 이동시켜 라이트하여야 한다. 예를 들면, 세로 방향의 13줄의 데이터는 193번째줄로, 26번째줄은 194번째줄.... 192번째줄은 208번째줄로 이동시켜 라이트를 실시하고, 이동된 자리에는 다음줄을 위로 시프트하여 라이트 한다. 이러한 메모리(50)의 제어는 마이컴(10)의 제어를 받는 메모리 제어부(40)이 수행한다.In order to perform the deinterleaving of the error correction sector as described above, the memory 50 shown in FIG. 1 is stored as data in a deinterleaved format as shown in FIG. 3. FIG. 3 shows the format of the trimmed error correction sector after deinterleaving the format of the error correction sector interleaved as in FIG. 2 by the conventional technique shown in FIG. In order to arrange the format of the error correction sector as shown in FIG. 2 in the form of a deinterleave as shown in FIG. 3 using the memory 50, proper operation control of the write / read of the memory 50 is required. That is, the data input in the horizontal direction should be written to the memory after moving to the next line 192. For example, 13 lines of vertical data are 193 lines, 26 lines are 194 lines, and 192 lines are moved to 208 lines. Shift up to write. The control of the memory 50 is performed by the memory controller 40 under the control of the microcomputer 10.
제1도에 도시된 메모리 제어부(40)은 제4도(a)의 타이밍도와 같이 가로 방향으로 증가하는 가로 어드레스(Row address)가 182까지 증가되어 0데이터 섹터의 첫 번째 줄의 데이터가 기록 완료되면, 세로 방향으로 증가되는 세로 어드레스(Column address)를 하나 증가시켜 0데이터 섹터의 두 번째 줄의 데이터가 기록되게 한다. 상기와 같은 기록 타이밍 동작에 의해 세로 방향의 어드레스가 13으로 증가되면, 메모리 제어부(40)는 전술한 바와 같이 0데이터 섹터의 마지막줄(13번째 줄)의 데이터를 193번째줄로 옮겨 저장한다. 즉, 상기 메모리 제어부(40)는 매 13번째 세로 어드레스번째의 데이터를 193, 194,....,208번째줄로 이동 시켜 라이트를 실시한다. 이와 같은 동작에 의해 메모리(50)에는 제3도와 같이 디인터리브된 에러 정정 섹터 포맷의 데이터가 저장된다.In the memory control unit 40 shown in FIG. 1, the horizontal address increasing in the horizontal direction is increased to 182 as shown in the timing diagram of FIG. 4A, so that the data of the first row of the zero data sector is completed. In this case, the column address that increases in the vertical direction is increased by one, so that the data of the second row of the zero data sector is recorded. When the address in the vertical direction is increased to 13 by the above-described write timing operation, the memory controller 40 transfers the data of the last line (13th line) of the 0 data sector to the 193th line as described above. That is, the memory control unit 40 writes data by moving the 13th vertical address data to the 193, 194, ..., 208th lines. By this operation, the memory 50 stores the data of the error correction sector format deinterleaved as shown in FIG.
상기 제3도와 같이 디인터리브된 에러 정정 섹터 포맷의 데이터의 세로 방향의 에러를 정정하기 위해서는 메모리(50)에 입력되는 어드레스의 가로 방향과 세로 방향을 제4도(b)와 같이 바꾸어 리드하여 에러 정정부(60)로 공급하여야 한다. 이때, 메모리(50)에 데이터를 라이트시나 리드시 상기 메모리(50)의 연결상태는 동일하나, 리드시에는 세로 방향의 어드레스가 먼저 증가되어 208이 되면 가로 방향의 어드레스를 하나씩 증가하여 제3도와 같이 디인터리브된 데이터의 세로 방향의 데이터를 에러 정정하는 것이다.In order to correct errors in the vertical direction of the data of the error correction sector format deinterleaved as shown in FIG. 3, the horizontal and vertical directions of the address input to the memory 50 are changed as shown in FIG. Supply to the correction unit 60. At this time, when the data is written to or read from the memory 50, the connection state of the memory 50 is the same, but at the time of reading, the address in the vertical direction is first increased, and when the value is 208, the address in the horizontal direction is increased one by one. Error correction is performed on the vertical data of the deinterleaved data.
그러나, 상기 제1도와 같은 구성을 갖는 종래의 DVDP의 메모리 제어부(40)의 동작은 제2도와 같은 에러 정정 섹터의 포맷을 제3도와 같은 형태로 메모리(50)에 기록하기 위해서 메모리(50)의 어드레스는 가로(Row), 세로(Column)로 나누어서 따로 제어함으로써 디인터리브를 위한 메모리(50)의 사이즈(저장 용량)가 커지는 문제점이 있어 왔다. 예를 들면, 제1도에 도시된 메모리(50)의 어드레스가 16개(16비트)의 어드레스를 가지는 것이라 가정하면, 상기 16개의 어드레스중 1∼8번까지는 가로 방향의 어드레스를 제어하는데 사용하고 9번부터 16번까지는 세로 방향의 어드레스를 제어하는데 사용하는 방법을 사용하였다.However, the operation of the memory control unit 40 of the conventional DVDP having the configuration as shown in FIG. 1 is used to record the format of the error correction sector as shown in FIG. 2 in the memory 50 in the form as shown in FIG. Has been problematic in that the size (storage capacity) of the memory 50 for the deinterleave is increased by separately controlling the addresses of the row and the column. For example, assuming that the addresses of the memory 50 shown in FIG. 1 have 16 (16 bit) addresses, 1 to 8 of the 16 addresses are used to control the addresses in the horizontal direction. From 9 to 16, the method used to control the vertical address was used.
즉, 제2도와 같이 가로 방향으로 182바이트, 세로 방향으로 208바이트의 크기를 갖는 에러 정정 섹터의 데이터(37856 바이트)를 모두 저장하기 위해서는 적어도 16비트(65536 바이트)의 어드레스가 필요로 하게 된다. 다시 말하면, 가로 방향으로 182까지 증가하는 어드레스를 발생하기 위해서는 8비트(28=256)가 필요로 하고, 세로 방향으로 208까지 증가하는 어드레스를 만들기 위해서는 8비트(28=256)가 필요해서 실제 사용되는 메모리의 사이즈는 16비트(256×256=65536 : 216=65536)의 어드레스를 가진 것이 요구되어 메모리(50)의 사이즈가 매우 커지는 문제가 발생한다.That is, at least 16 bits (65536 bytes) of address are required to store all data (37856 bytes) of an error correction sector having a size of 182 bytes in the horizontal direction and 208 bytes in the vertical direction as shown in FIG. In other words, in order to generate an address to be increased in the lateral direction up to 182 and in need of 8 bits (2 8 = 256), a longitudinal direction in order to create an increased address to 208 8 bits (2 8 = 256) are to require The actual size of the memory used is required to have an address of 16 bits (256 x 256 = 65536: 2 16 = 65536), which causes a problem that the size of the memory 50 becomes very large.
따라서 본 발명의 목적은, 최소한의 메모리 사이즈를 가지고 에러 정정 섹터 포맷의 데이터를 디인터리브하는 디지털 비디오 디스크 재생 장치의 메모리 제어 회로 및 그 제어 방법을 제공함에 있다.It is therefore an object of the present invention to provide a memory control circuit and a method of controlling the same in a digital video disc reproducing apparatus for deinterleaving data in an error correction sector format with a minimum memory size.
본 발명의 다른 목적은 에러 정정 섹터 포맷의 패리티 데이터 위치를 검출하여 메모리의 어드레스를 자동으로 로드하는 회로를 제공함에 있다.Another object of the present invention is to provide a circuit for automatically detecting an address of a memory by detecting a parity data position of an error correction sector format.
본 발명의 또 다른 목적은 메모리의 가로 및 세로 측의 어드레스를 분리하여 제어하지 않고 통합 제어하여 소용량의 메모리로서 에러 정정 섹터 포맷의 데이터를 디인터리브하는 디지털 비디오 디스크 재생 장치의 메모리 제어 회로 및 그 제어 방법을 제공함에 있다.It is still another object of the present invention to provide a memory control circuit of a digital video disc reproducing apparatus and a control device for deinterleaving data of an error correction sector format as a small memory by performing integrated control without separating and controlling addresses of horizontal and vertical sides of the memory. In providing a method.
상기한 목적을 달성하기 위한 본 발명은, 디스크로부터 출력되는 데이터를 복조하여 에러 정정 섹터 포맷의 데이터를 출력하는 복조부 및 라이트 및 리드 어드레스의 입력에 응답하여 상기 여러 정정 섹터 포맷의 데이터를 내부 영역에 라이트 및 리드하여 출력하는 메모리를 구비한 디지털 비디오 디스크 재생 장치의 메모리 제어 회로에 있어서, 상기 메모리에 순차적으로 증가되는 라이트 어드레스를 공급하며 어드레스 로드 신호에 응답하여 상기 라이트 어드레스의 출력을 홀드함과 동시에 미리 설정된 디인터리브용 라이트 어드레스를 계산하여 출력하고, 상기 어드레스 로드신호의 차단에 응답하여 상기 홀드 어드레스로부터 증가되는 라이트 어드레스를 상기 메모리에 공급하는 디인터리브용 어드레스 발생기와, 상기 디인터리브용 어드레스 발생기로부터 출력되는 라이트 어드레스를 에러 정정 섹터 포맷의 가로 단위로 카운팅하고, 상기 카운팅된 값이 미리 설정된 값일 때 상기 어드레스 로드 신호를 발생하는 카운터와, 상기 디인터리브되어 상기 메모리에 저장된 에러 정정 섹터의 데이터의 세로 단위로 증가되는 리드 어드레스를 상기 메모리에 공급하는 리드 어드레스 발생기로 구성함을 특징으로 한다.The present invention provides a demodulator for demodulating data output from a disk to output data of an error correction sector format, and an internal region of data of the various correction sector formats in response to input of write and read addresses. A memory control circuit of a digital video disc reproducing apparatus having a memory for writing to and reading from and outputting the memory, comprising: supplying write addresses sequentially increased to the memory and holding the output of the write address in response to an address load signal; A deinterleave address generator for calculating and outputting a predetermined deinterleaved write address and supplying a write address incremented from the hold address to the memory in response to the blocking of the address load signal, and the deinterleaved address; A counter for counting the write address outputted from the video in a horizontal unit of an error correction sector format, and generating the address load signal when the counted value is a preset value, and data of the error correction sector deinterleaved and stored in the memory. And a read address generator for supplying the read address increased in the vertical units of the memory to the memory.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명의 실시예에 관한 도면에게 전술한 도면상의 구성 요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조 부호를 사용할 것이다. 또한, 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흐트리지 않도록 생략될 것이라는 것을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals will be used for the drawings according to the embodiments of the present invention for those having substantially the same configuration and function as the components in the drawings. In addition, it should be noted that in the following description, only parts necessary for understanding the operation according to the present invention will be described, and descriptions of other parts will be omitted so as not to obscure the subject matter of the present invention.
제5도는 본 발명의 실시예에 따른 디지털 비디오 디스크 재생 장치의 일부분의 구성도이다. 이의 구성은, 전술한 제1도의 구성에서 메모리(30)로 공급되는 어드레스가 182 증가할 때마다 카운팅되며, 상기 카운팅값이 미리 설정된 값에 도달할 때 응답하여 어드레스 로드 신호를 발생하는 카운터(70)가 더 부가되어 구성되어 있다. 이때, 제5도에 도시된 본 발명의 메모리 제어부(2)0)는 메모리(30)에 순차적으로 증가되는 라이트 어드레스를 공급하며 상기 카운터(70)로부터 출력되는 어드레스 로드 신호에 응답하여 상기 라이트 어드레스의 출력을 홀드함과 동시에 미리 설정된 디인터리브용 라이트 어드레스를 계산하여 출력하고, 상기 어드레스 로드신호의 차단에 응답하여 상기 홀드 어드레스로부터 증가되는 라이트 어드레스를 상기 메모리에 공급하는 디인터리브용 어드레스 발생기와, 상기 디인터리브되어 상기 메모리에 저장된 에러 정정 섹터의 데이터의 세로 단위로 증가되는 리드 어드레스를 상기 메모리에 공급하는 리드 어드레스 발생기를 포함하여 구성된다.5 is a configuration diagram of a part of a digital video disc reproducing apparatus according to an embodiment of the present invention. This configuration is counted each time the address supplied to the memory 30 increases by 182 in the configuration of FIG. 1 described above, and counters 70 generating an address load signal in response to the counting value reaching a preset value. ) Is further added. In this case, the memory controller 2 of the present invention shown in FIG. 5 supplies the write address sequentially increased to the memory 30 and in response to the address load signal output from the counter 70. A de-interleave address generator for holding and outputting a pre-determined write address for a deinterleave, and for supplying a write address incremented from the hold address to the memory in response to the blocking of the address load signal; And a read address generator for supplying the read address to the memory, the read address being deinterleaved and increasing in a vertical unit of data of an error correction sector stored in the memory.
제6도는 본 발명의 실시예에 따른 디인터리브용 어드레스 발생 제어 타이밍도로서, 이는 제5도에 도시된 카운터(70)와, 메모리 제어부(20)내의 디인터리브용 어드레스 발생기의 동작관계를 설명하기 위한 것이다. 제7도(a) 및 제7도(b)는 본발명의 실시예에 따른 메모리의 라이트 및 리드 어드레스 발생 타이밍을 설명하기 위한 도면이다. 그리고, 제8도는 본 발명의 실시예에 따른 메모리의 데이터 리드용 어드레스 맵의 테이블을 도시한 도면.FIG. 6 is a timing diagram of address generation control for deinterleave according to an embodiment of the present invention, which describes the operation relationship between the counter 70 shown in FIG. 5 and the address generator for deinterleave in the memory controller 20. FIG. It is for. 7 (a) and 7 (b) are diagrams for explaining timings of write and read address generation of a memory according to an embodiment of the present invention. 8 is a diagram showing a table of an address map for reading data in a memory according to an embodiment of the present invention.
이하, 본 발명의 실시예에 따라 구성된 제5도의 동작 과정을 제6도 내지 제7도(a), 제7도(b)를 참조하여 상세히 설명한다.Hereinafter, an operation process of FIG. 5 constructed according to an embodiment of the present invention will be described in detail with reference to FIGS. 6 to 7 (a) and 7 (b).
지금 제2도와 같은 에러 정정 섹터 포맷을 갖은 데이터가 복조부(10)로부터 출력되면, 메모리 제어부(20)내의 디인터리브 어드레스 발생기는 제7도(a)와 같이 1부터 순차적으로 증가되는 라이트 어드레스를 메모리(30)로 공급하여 에러 정정 섹터 포맷내의 0번 데이터 섹터의 블록을 전부 메모리에 기록한다. 또한, 상기 메모리(30)에 공급되는 라이트 어드레스는 카운터(70)에 입력된다.When data having the error correction sector format as shown in FIG. 2 is now output from the demodulator 10, the deinterleaved address generator in the memory control section 20 reads write addresses sequentially increased from 1 as shown in FIG. The memory 30 is supplied to the memory 30 to write all blocks of the data sector 0 in the error correction sector format into the memory. In addition, the write address supplied to the memory 30 is input to the counter 70.
이때, 상기 카운터(70)는 상기 메모리(30)로 공급되는 라이트 어드레스를 182 단위로 카운팅하여 미리 설정된 값, 예를 들면, 12이 카운팅 완료되면 디인터리브용 어드레스를 발생시키 위한 어드레스 로드 신호를 로우로 발생한다. 즉 상기 카운터(70)의 값은 메모리(30)으로 공급되는 라이트 어드레스가 매 182 증가되었을때마다, 제6도와 같이 증가되며, 그 카운팅 값이 12로 되면 0으로 리세트되는 동작을 반복한다.At this time, the counter 70 counts the write addresses supplied to the memory 30 in units of 182, and when the count value is completed, for example, 12, the address load signal for generating the deinterleave address is low. Occurs. That is, the value of the counter 70 is increased as shown in FIG. 6 every time the write address supplied to the memory 30 is increased every 182. When the counting value reaches 12, the counter 70 is reset to zero.
따라서, 메모리 제어부(20)내의 디인터리브용 어드레스 발생기가 제2도에 도시된 에러 정정 섹터 포맷의 0데이터 섹터의 12번째줄의 끝에 위치된 데이터를 메모리(30)에 저장하기 위한 어드레스, 예를 들면, 2183까지 출력한 경우 상기 카운터(70)의 출력 값은 제6도와 같이 11로 된다.Therefore, the address for the deinterleave address generator in the memory control section 20 stores the data located in the memory 30 at the end of the 12th line of the zero data sector of the error correction sector format shown in FIG. For example, when outputting up to 2183, the output value of the counter 70 becomes 11 as shown in FIG.
상기 카운터(70)의 값이 11로 되면, 상기 카운터(70)로부터는 제6도와 같이 어드레스 로드 신호가 로우가 천이된다. 상기 발생된 어드레스 로드 신호를 메모리 제어부(20)내의 디인터리브용 어드레스 발생기로 공급된다. 이때 상기 디인터리브용 어드레스 발생기는 로우 상태의 어드레스 로드 신호의 입력에 응답하여 첫 번째 계산된 디인터리브용 어드레스를 내부 레지스터에 로드함과 동시에 기존의 라이트 어드레스를 홀드(Hold)하여 더 이상 증가되지 않도록 한다.When the value of the counter 70 reaches 11, the address load signal transitions low from the counter 70 as shown in FIG. The generated address load signal is supplied to the deinterleave address generator in the memory control unit 20. At this time, the deinterleave address generator loads the first calculated deinterleave address into an internal register in response to the input of the address load signal in a low state, and simultaneously holds an existing write address so that the deinterleaved address generator does not increase any more. do.
상기 첫 번째 디인터리브용 어드레스의 계산은 193×182+1=35127으로 된다. 상기의 첫 번째 디인터리브용 어드레스 및 그 이후의 디인터리브용 어드레스 194×182+1=35309,,,, 등은 미리 계산되어 내부 레지스터에 저장되어 있으며, 상기 디인터리브용 어드레스는 어드레스 로드 신호가 입력될 때마다 순차적으로 선택되어 로딩된다.The first deinterleave address is calculated as 193 x 182 + 1 = 35127. The first deinterleave address and the subsequent deinterleave address 194 × 182 + 1 = 35309 are calculated in advance and stored in an internal register, and the deinterleave address is inputted with an address load signal. Each time they are selected, they are sequentially selected and loaded.
한편, 기존의 라이트 어드레스를 홀드한 메모리 제어부(20)내의 디인터리브용 어드레스 발생기는 상기 어드레스 로드신호가 로우로 입력될 때, 로딩된 디인터리브용 어드레스 값을 182까지 증가하여 세로측에 분산되어 끼어진 패리티를 기록한다. 패티리가 라이트 완료된 후, 상기 메모리 제어부(20)내 디인터리브용 어드레스 발생기는 홀드된 기존의 라이트 어드레스 13×182+1로부터 증가하여 노말한 기록 동작을 연속적으로 실행한다.On the other hand, the address generator for the deinterleave in the memory control unit 20 that holds the existing write address is increased when the address load signal is input low and increases the value of the loaded deinterleave address up to 182, which is distributed on the vertical side. Record parity. After the writing is completed, the deinterleave address generator in the memory control section 20 increments from the held existing write address 13x182 + 1 and continuously executes the normal write operation.
상기와 같은 기록 동작에 의해 제2도와 같은 에러 정정 섹터 포맷을 제3도와 가이 디인터리브 완료하면, 상기 메모리 제어부(20)내의 리드 어드레스 발생기는 세로 방향으로 에러 정정하기 위해 기록된 데이터를 세로 방향으로 읽어낸다. 세로 방향으로의 어드레스의 출력은 제7도(b)와 같다. 이때, 메모리(30)에 저장된 데이터의 리드는 세로 방향으로 읽어 내기 때문에 각 어드레스의 차이. 즉, 어드레스 1과 그 다음의 어드레스 183과의 차이는 182만큼 발생된다. 이와 같은 방식으로 읽어 내는 리드 어드레스의 발생은 제7도에 도시된 데이터 리드용 어드레스 맵으로부터 용이하게 유추할 수 있다.When the error correction sector format as shown in FIG. 2 is completed in the third degree and the guide deinterleaving by the write operation as described above, the read address generator in the memory controller 20 reads the data recorded in the vertical direction to correct the error in the vertical direction. Read it. The output of the address in the vertical direction is shown in Fig. 7 (b). At this time, since the read of the data stored in the memory 30 is read in the vertical direction, the difference between each address. In other words, the difference between the address 1 and the next address 183 is generated by 182. The generation of the read address read in this manner can be easily inferred from the address map for data read shown in FIG.
상술한 바와 같이 본 발병은, 에러 정정 섹터 포맷의 데이터를 저장하는 매모리의 어드레스를 효율적으로 제어함으로써 소용량의 메모리를 사용하여 인터리브된 데이터를 디인터리브할 수 있는 이점이 있다.As described above, the present invention has an advantage that the interleaved data can be deinterleaved using a small amount of memory by efficiently controlling the address of the memory storing the data of the error correction sector format.
Claims (6)
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Applications Claiming Priority (1)
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| KR1019960025248A KR100195016B1 (en) | 1996-06-28 | 1996-06-28 | Memory Control Circuit and Method of Digital Video Disc Playback Device |
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Family Applications (1)
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