JPH0783275B2 - Error correction code decoding device - Google Patents

Error correction code decoding device

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JPH0783275B2
JPH0783275B2 JP60112772A JP11277285A JPH0783275B2 JP H0783275 B2 JPH0783275 B2 JP H0783275B2 JP 60112772 A JP60112772 A JP 60112772A JP 11277285 A JP11277285 A JP 11277285A JP H0783275 B2 JPH0783275 B2 JP H0783275B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルビデオ信号を回転ヘッドにより
磁気テープに記録し、また、磁気テープからディジタル
ビデオ信号を回転ヘッドにより再生する構成のディジタ
ルVTRのエラー訂正符号の復号装置に使用して好適な復
号装置に関する。
The present invention relates to a digital VTR having a structure in which a digital video signal is recorded on a magnetic tape by a rotary head and a digital video signal is reproduced from the magnetic tape by the rotary head. The present invention relates to a decoding device suitable for use in a decoding device for error correcting code.

〔発明の概要〕[Outline of Invention]

この発明は、ディジタルデータの2次元配列の互いに異
なる2つの方向例えば横方向及び縦方向の夫々に第1の
エラー訂正符号(外符号と称する)及び第2のエラー訂
正符号(内符号と称する)の符号化がなされたエラー訂
正符号の復号装置において、 内符号の復号装置12により復号された出力を大容量のメ
モリ13に供給し、このメモリ13により、ディジタルデー
タの時系列を外符号のデータ系列に変換し、メモリの出
力を外符号の復号装置14に供給することにより、このメ
モリ13を外符号のデータ系列への変換のみならず、ディ
シャフリング及び変速再生時のデータの復元にも兼用す
ることを可能としたもののエラー情報の処理に関する。
According to the present invention, a first error correction code (referred to as an outer code) and a second error correction code (referred to as an inner code) in two different directions of a two-dimensional array of digital data, for example, in a horizontal direction and a vertical direction, respectively. In the decoding device for the error-correcting code that has been encoded with, the output decoded by the decoding device for the inner code 12 is supplied to the large-capacity memory 13, and this memory 13 is used to convert the time series of the digital data into the data for the outer code. By converting the data into a sequence and supplying the output of the memory to the decoding device 14 for the outer code, the memory 13 is used not only for conversion into the data sequence for the outer code, but also for data restoration during deshuffling and variable speed reproduction. Regarding the processing of error information, which can be used in common.

この発明は、メモリ13から外符号の復号装置14にエラー
情報が出力されることに注目し、ディジタルVTRの再生
動作によって、エラー情報の処理の制御を変えるもので
ある。つまり、この発明は、通常再生時或いはスローモ
ーション再生時には、内符号の復号結果のデータ及びエ
ラーフラグを外符号の復号装置に供給し、高速再生時に
は、内符号の符号により、エラーが検出されたデータの
書き込みを禁止し、エラーが無い再生データのみをバッ
ファメモリに書き込むと共に、以前に再生に供せられた
データか、新たに再生されたデータかを区別するフラグ
を形成するようにしたものである。
The present invention focuses on the fact that the error information is output from the memory 13 to the decoding device 14 for the outer code, and changes the control of the error information processing by the reproducing operation of the digital VTR. That is, according to the present invention, the data of the decoding result of the inner code and the error flag are supplied to the decoding device of the outer code during the normal reproduction or the slow motion reproduction, and the error is detected by the code of the inner code during the high speed reproduction. It prohibits data writing, writes only playback data with no errors to the buffer memory, and forms a flag that distinguishes between the data that was previously used for playback and the newly played data. is there.

〔従来の技術〕[Conventional technology]

ディジタルビデオ信号の記録/再生を行うディジタルVT
Rにおいて、ドロップアウト等によるバーストエラーに
対して有効なエラー訂正符号として、データの2次元配
列に対して、横方向及び縦方向の夫々の符号化を行う積
符号が知られている。
Digital VT for recording / playback of digital video signals
In R, as an error correction code effective for a burst error due to a dropout or the like, a product code is known which performs horizontal and vertical encoding on a two-dimensional array of data.

第7図は、積符号をエラー訂正符号として用いた従来の
ディジタルVTRの再生回路の構成を示す。磁気テープ38
から回転ヘッド37により再生されたディジタル信号が図
示せずも回転トランスを介して再生入力部41に供給され
る。再生入力部41には、クロック再生用のPLL回路,直
列→並列変換回路,ブロック同期信号検出回路,アドレ
ス再生回路等が設けられている。再生入力部41の出力が
内符号のデコーダ42に供給され、内符号の復号処理が行
われる。
FIG. 7 shows the structure of a conventional digital VTR reproducing circuit using a product code as an error correction code. Magnetic tape 38
The digital signal reproduced by the rotary head 37 is supplied to the reproduction input section 41 via a rotary transformer (not shown). The reproduction input section 41 is provided with a clock reproduction PLL circuit, a serial-to-parallel conversion circuit, a block synchronization signal detection circuit, an address reproduction circuit, and the like. The output of the reproduction input unit 41 is supplied to the inner code decoder 42, and the inner code decoding process is performed.

再生データの時系列は、内符号のデータ系列の順序と一
致している。従って、内符号のデコーダ42では、データ
の並び替えを行う必要がない。
The time series of the reproduction data matches the order of the data series of the inner code. Therefore, the inner code decoder 42 does not need to rearrange the data.

内符号により訂正された再生データが外符号のデコーダ
43及びマルチプレクサ44の一方の入力に供給され、デコ
ーダ43により外符号の復号処理を受ける。マルチプレク
サ44の他方の入力には、外復号のデコーダ43の出力が供
給されている。このマルチプレクサ44は、再生時のテー
プ速度が記録時のテープ速度に等しい通常再生時には、
外符号のデコーダ43の出力を選択して出力し、再生時の
テープ速度が記録時のテープ速度とは異なる変速再生時
には、外符号のデコーダ43をバイパスする。
Decoder whose reproduced data corrected by the inner code is the outer code
It is supplied to one input of 43 and a multiplexer 44, and is subjected to a decoding process of an outer code by the decoder 43. The output of the outer decoding decoder 43 is supplied to the other input of the multiplexer 44. This multiplexer 44 has a tape speed during reproduction equal to the tape speed during recording during normal reproduction.
The output of the outer code decoder 43 is selected and output, and the outer code decoder 43 is bypassed during variable speed reproduction in which the tape speed during reproduction is different from the tape speed during recording.

外符号のデコーダ43の出力には、内符号及び外符号の夫
々のエラー訂正処理がなされたディジタルデータが得ら
れる。このディジタルデータがマルチプレクサ44を介し
て大容量のバッファメモリ45に書き込まれる。このバッ
ファメモリ45は、例えば3フィールド分のディジタルデ
ータを記憶することができる。
At the output of the outer code decoder 43, digital data that has been subjected to error correction processing for each of the inner code and the outer code is obtained. This digital data is written into the large capacity buffer memory 45 via the multiplexer 44. The buffer memory 45 can store, for example, digital data for 3 fields.

バッファメモリ45への書き込みは、内符号の符号ブロッ
クの2個毎に付加されているブロックアドレスに従って
なされる。バッファメモリ45は、磁気テープ38に形成さ
れているトラックの傾きと回転ヘッド37の走査軌跡の傾
きとが一致しなくなる変速再生時のデータ処理のために
設けられている。変速再生時には、データが断片的に再
生され、バッファメモリ45に記憶されるデータも断片的
なものとなる。バッファメモリ45では、断片的に再生さ
れるデータの同一フィールドのもの同士をまとめて出力
する。変速再生時では、外符号の符号ブロックを形成す
るデータがそろわないために、マルチプレクサ44によ
り、外符号のデコーダ43がバイパスされ、外符号の復号
がなされない。
Writing to the buffer memory 45 is performed according to the block address added to every two code blocks of the inner code. The buffer memory 45 is provided for data processing during variable speed reproduction in which the inclination of the track formed on the magnetic tape 38 and the inclination of the scanning locus of the rotary head 37 do not match. During variable speed reproduction, the data is reproduced in pieces, and the data stored in the buffer memory 45 also becomes pieces. The buffer memory 45 collectively outputs pieces of data in the same field that are reproduced in pieces. During variable speed reproduction, since the data forming the code block of the outer code is not complete, the multiplexer 44 bypasses the outer code decoder 43 and the outer code is not decoded.

バッファメモリ45から読み出された出力がディシャフリ
ング回路46に供給される。ディシャフリング回路46は、
データ系列の順序を元の順序に戻すために、記録回路に
設けられているシャフリング回路と逆のデータの並び替
えの処理を行う。シャフリングした状態で記録/再生を
行い、ディシャフリングを施すことにより、エラーが1
箇所に集中することが防止される。ディシャフリング回
路46は、メモリにより構成されている。このメモリの容
量は、シャフリングの単位の長さに応じたものとなる。
The output read from the buffer memory 45 is supplied to the deshuffling circuit 46. The deshuffling circuit 46 is
In order to return the order of the data series to the original order, the shuffling circuit provided in the recording circuit performs a data rearrangement process reverse to the shuffling circuit. By recording / playback with shuffling and deshuffling, the error is 1
Concentration on the spot is prevented. The deshuffling circuit 46 is composed of a memory. The capacity of this memory depends on the length of the shuffling unit.

ディシャフリング回路46の出力がエラー修整回路47に供
給される。エラー修整回路47は、エラーサンプルデータ
をその周辺の正しいサンプルデータにより補間する。エ
ラー修整回路47の出力がD/Aコンバータ48に供給され、
出力端子49にアナログ再生ビデオ信号が得られる。
The output of the deshuffling circuit 46 is supplied to the error correction circuit 47. The error correction circuit 47 interpolates the error sample data with correct sample data around it. The output of the error correction circuit 47 is supplied to the D / A converter 48,
An analog reproduction video signal is obtained at the output terminal 49.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上述の従来のエラー訂正装置の復号装置は、外符号のデ
コーダ43において、内符号の系列から外符号の系列への
並び替えのために、大容量のメモリを必要とする欠点が
あった。また、ディシャフリング回路46において、ディ
シャフリングの単位長に応じた容量のメモリが必要とさ
れる。
The decoding device of the above-described conventional error correction device has a drawback in that the outer code decoder 43 needs a large capacity memory for rearranging the inner code sequence to the outer code sequence. Further, the deshuffling circuit 46 requires a memory having a capacity corresponding to the unit length of the deshuffling.

そこで本出願人は、内符号のデコーダと外符号のデコー
ダとの間に、大容量のバッファメモリを配し、このバッ
ファメモリにより外符号系列への変換,ディシャフリン
グ及び変速再生時のデータ復元を兼用するようにしたエ
ラー訂正符号の復号装置を出願した。
Therefore, the applicant has arranged a large-capacity buffer memory between the inner code decoder and the outer code decoder, and by this buffer memory, conversion to the outer code sequence, deshuffling, and data restoration during variable speed reproduction are performed. I applied for a decoding device for error-correcting codes that doubles as.

ところで、従来の復号装置は、変速再生時に外符号の復
号をバイパスし、内符号の復号のみを行い、内符号の復
号によりエラーが無いとされたデータのみをバッファメ
モリ45に書き込んでいた。特に、変速再生時には、再生
データが断片的なものとなるため、バッファメモリ45に
更新されずに残っている過去のデータが多くなる。この
ような過去のデータは、再生画質を劣化させるので、上
述のように、書き込まれたデータを一旦読み出したら、
過去のデータであることを示すフラグを発生させてい
た。
By the way, the conventional decoding device bypasses the decoding of the outer code during the variable speed reproduction, performs only the decoding of the inner code, and writes only the data determined to have no error due to the decoding of the inner code into the buffer memory 45. Particularly, at the time of variable speed reproduction, since the reproduction data becomes fragmentary, the past data remaining in the buffer memory 45 without being updated increases. Since such past data deteriorates the reproduction image quality, once the written data is read out as described above,
A flag indicating that it is past data was generated.

しかしながら、上述の先に出願したエラー訂正符号の復
号装置のようなバッファメモリを内符号のデコーダ及び
外符号のデコーダの間に配する構成の場合、従来のよう
に、内符号の復号の結果、エラーが残留している時に、
バッファメモリへの書き込みを禁止すると、内符号の符
号ブロックの中の一部のデータしかエラーでない場合で
も、その符号ブロック全体が書き込まれず、外符号のエ
ラー訂正能力を充分に引き出せない欠点があった。
However, in the case of a configuration in which a buffer memory such as the above-described error correction code decoding device applied above is arranged between the inner code decoder and the outer code decoder, the result of decoding the inner code, as in the conventional case, When the error remains,
If writing to the buffer memory is prohibited, even if only some data in the code block of the inner code has an error, the entire code block is not written, and the error correction capability of the outer code cannot be sufficiently drawn out. .

従って、この発明の目的は、通常再生時或いはスローモ
ーション再生時において、外符号の訂正能力を有効に利
用でき、エラー訂正能力の向上が図られたエラー訂正符
号の復号装置を提供することにある。
Therefore, it is an object of the present invention to provide an error correction code decoding device capable of effectively utilizing the correction capability of an outer code during normal reproduction or slow motion reproduction and improving the error correction capability. .

〔問題点を解決するための手段〕[Means for solving problems]

この発明は、所定量単位のディジタルデータからなる2
次元配列の互いに異なる第1の方向及び第2の方向に位
置するディジタルデータの系列の夫々に、第1のエラー
訂正符号及び第2のエラー訂正符号の符号化がなされた
ディジタル信号が所定速度で走行する記録媒体に記録さ
れ、この記録媒体から再生したディジタル信号の復号を
行うエラー訂正符号の復号装置において、 第2のエラー訂正符号の復号を行う第2の復号装置と、
第2の復号装置の復号出力が供給され、復号出力の時系
列を第1のエラー訂正符号の系列に変換するメモリと、
メモリの出力が供給される第1のエラー訂正符号の復号
を行う第1の復号装置と、メモリに書き込まれるデータ
の付随情報を記憶するフラグメモリと、記録媒体を所定
速度で走行させて再生する通常再生時には、第2の復号
装置の復号出力をメモリに書き込むと共に復号出力のエ
ラーフラグを付随情報としてフラグメモリに書き込み、
記録媒体を所定速度よりも大なる速度で走行させて再生
する高速再生時には、第2の復号装置の復号出力のうち
で、エラーがないデータのみをメモリに書き込むと共
に、エラーがないデータであることを示す第1のフラグ
を付随情報として、フラグメモリに書き込み、メモリか
らエラーがないデータが読み出される際には、読み出さ
れたことを示す第2のフラグを第1のフラグに代えてフ
ラグメモリに書き込むように制御するメモリ制御手段と
を備えたことを特徴とするエラー訂正符号の復号装置で
ある。
This invention consists of digital data of a predetermined amount unit.
A digital signal obtained by encoding the first error correction code and the second error correction code in each of the series of digital data located in the first direction and the second direction which are different from each other in the dimensional array at a predetermined speed. An error correction code decoding device for decoding a digital signal recorded on a running recording medium and reproduced from the recording medium, comprising: a second decoding device for decoding a second error correction code;
A memory to which the decoded output of the second decoding device is supplied and which converts a time series of the decoded output into a series of first error correction codes;
A first decoding device for decoding the first error correction code supplied with the output of the memory, a flag memory for storing accompanying information of data written in the memory, and a recording medium running at a predetermined speed for reproduction. At the time of normal reproduction, the decoding output of the second decoding device is written in the memory, and the error flag of the decoding output is written as additional information in the flag memory,
During high-speed reproduction in which the recording medium is run at a speed higher than a predetermined speed for reproduction, only the error-free data in the decoded output of the second decoding device should be written to the memory and the error-free data should be written. Is written as additional information in the flag memory, and when error-free data is read from the memory, the second flag indicating that the data has been read is replaced with the first flag and the flag memory And a memory control means for controlling to write the error correction code.

〔作用〕[Action]

内符号のデコーダ12と外符号のデコーダ14との間にバッ
ファメモリを設け、このバッファメモリによって内符号
の系列から外符号の系列への変換を行なう。従って、変
速再生時のデータ復元とデータ系列の並び替えとをバッ
ファメモリによって兼用することができ、必要とするメ
モリ容量が減少し、ハードウエアの規模を小さくでき
る。また、スローモーション再生動作時に、再生データ
をバッファに貯えることができるので、外符号の復号が
可能となる。
A buffer memory is provided between the inner code decoder 12 and the outer code decoder 14, and the buffer memory converts the inner code sequence to the outer code sequence. Therefore, the data recovery and the rearrangement of the data series at the time of variable speed reproduction can be shared by the buffer memory, the required memory capacity can be reduced, and the hardware scale can be reduced. Further, since the reproduction data can be stored in the buffer during the slow motion reproduction operation, the outer code can be decoded.

また、通常再生時及びスローモーション再生動作時に
は、内符号のデコーダ12により復号されたデータ及びエ
ラーフラグをバッファメモリ及びフラグメモリに記憶
し、これらデータ及びエラーフラグを外符号のデコーダ
14に出力している。一方、高速再生時には、エラーがな
いデータのみをバッファメモリに書き込み、エラーがな
いデータであることを示す第1のフラグをフラグメモリ
に書き込み、このエラーがないデータが読み出される
と、読み出されたことを示す第2のフラグが第1のフラ
グに替えてフラグメモリに書き込まれる。このような動
作によって、外符号のエラー訂正能力を有効に利用する
ことができ、エラー訂正能力を向上させることができ
る。
During normal reproduction and slow-motion reproduction operation, the data and error flag decoded by the inner code decoder 12 are stored in the buffer memory and the flag memory, and these data and error flag are decoded by the outer code.
It outputs to 14. On the other hand, during high-speed reproduction, only data having no error is written to the buffer memory, the first flag indicating that the data has no error is written to the flag memory, and when this error-free data is read, it is read. The second flag indicating that is written in the flag memory in place of the first flag. By such an operation, the error correction capability of the outer code can be effectively used, and the error correction capability can be improved.

〔実施例〕〔Example〕

以下、この発明をディジタルVTRのエラー訂正符号の復
号装置に適用した実施例について図面を参照して説明す
る。この実施例の説明は、以下の順序に従ってなされ
る。
An embodiment in which the present invention is applied to a decoding device for a digital VTR error correction code will be described below with reference to the drawings. The description of this embodiment will be made in the following order.

a.記録回路 b.再生回路 c.バッファメモリ13の構成 d.エラー情報の処理 a.記録回路 第3図は、この一実施例の記録回路の構成を示すもので
ある。1で示す入力端子からA/Dコンバータ2にアナロ
グビデオ信号が供給去れ、1サンプルが例えば8ビット
に量子化されたディジタルビデオ信号が形成され、この
ディジタルビデオ信号が外符号のエンコーダ3に供給さ
れる。外符号のエンコーダ3において、外符号例えば
(m+2,m)リード・ソロモン符号の符号化がなされ
る。
a. Recording circuit b. Reproducing circuit c. Configuration of buffer memory 13 d. Processing of error information a. Recording circuit FIG. 3 shows the configuration of the recording circuit of this embodiment. The analog video signal is supplied from the input terminal 1 to the A / D converter 2 to form a digital video signal in which one sample is quantized into, for example, 8 bits, and this digital video signal is supplied to the encoder 3 of the outer code. It The outer code encoder 3 encodes an outer code, for example, a (m + 2, m) Reed-Solomon code.

外符号のエンコーダ3からのディジタルビデオデータ及
び外符号のパリティシンボルがシャフリング回路4に供
給される。シャフリング回路4は、ディジタルビデオデ
ータの順序を変更することにより、変速再生時のような
エラーが多い時でも、エラーが集中することを防止する
ために設けられている。シャフリング回路4の出力デー
タが内符号のエンコーダ5に供給され、内符号例えば
(i+2,i)リード・ソロモン符号の符号化がなされ
る。この一実施例では、従来から知られている第5図に
示すような積符号を用いている。
The digital video data from the encoder 3 for the outer code and the parity symbol for the outer code are supplied to the shuffling circuit 4. The shuffling circuit 4 is provided to change the order of the digital video data so as to prevent concentration of errors even when there are many errors such as variable speed reproduction. The output data of the shuffling circuit 4 is supplied to the encoder 5 for the inner code, and the inner code, for example, (i + 2, i) Reed-Solomon code is encoded. In this embodiment, a product code as shown in FIG. 5 which is conventionally known is used.

つまり、ディジタルビデオデータの連続するm個のシン
ボル(サンプル)毎に外符号の符号化がなされ、2個の
パリティシンボルが生成され、この(m+2)個のシン
ボルにより、外符号の符号ブロックBOが形成される。外
符号の符号ブロックBOがi列並べられ、複数の外符号の
符号ブロックBOを横断するi個のシンボルに対して、内
符号の符号化がなされる。(i+2)個のシンボルから
なる内符号ブロックBIが横方向にn個並べられ、全体と
して、〔(m+2)×n〕個の内符号ブロックBIによ
り、積符号の単位が構成される。
That is, the outer code is encoded for every m continuous symbols (samples) of the digital video data, and two parity symbols are generated. The (m + 2) symbols form the outer code block BO. It is formed. The outer code code blocks BO are arranged in i columns, and the inner code is encoded with respect to i symbols that cross the plurality of outer code code blocks BO. Inner code blocks BI composed of (i + 2) symbols are arranged in the horizontal direction in a number of n, and as a whole, [(m + 2) × n] inner code blocks BI form a unit of a product code.

内符号のエンコーダ5からの出力データが記録出力部6
に供給される。記録出力部6には、並列→直列変換器,
記録アンプ等が含まれている。記録出力部6からの記録
信号が回転トランス(図示せず)を介して回転ヘッド7
に供給され、磁気テープ8に記録される。
The output data from the encoder 5 of the inner code is the recording output unit 6
Is supplied to. The recording output unit 6 includes a parallel-to-serial converter,
Recording amplifier etc. are included. The recording signal from the recording output unit 6 is transmitted through the rotary transformer (not shown) to the rotary head 7
And is recorded on the magnetic tape 8.

磁気テープ8に記録する場合には、第6図に示すよう
に、2個の内符号ブロックBI(斜線がパリティを示す)
の先頭に同期信号SYNC及びアドレスADが付加されて、1
個の同期ブロックBSが構成される。実際には、回転ヘッ
ド7は、2個1組の回転ヘッドが2組180゜の角間隔で
配された4個の回転ヘッドの構成とされている。一方の
回転ヘッドの対の1回の走査の後半区間と、他方の回転
ヘッドの対の1回の走査の前半区間とで形成されるトラ
ックに50H(H:水平区間)分のカラービデオデータを記
録している。50H分のデータの中で、1個の回転ヘッド
により記録/再生されるデータ量により、第5図に示す
積符号のブロックが形成される。
When recording on the magnetic tape 8, as shown in FIG. 6, two inner code blocks BI (diagonal lines indicate parity)
Sync signal SYNC and address AD are added to the beginning of 1
Each synchronization block BS is configured. In practice, the rotary head 7 has a structure of four rotary heads in which two rotary heads are arranged at an angular interval of 180 °. 50H (H: horizontal section) of color video data is recorded on the track formed by the latter half section of one scan of one rotary head pair and the first half section of one scan of the other rotary head pair. I am recording. In the data of 50H, the block of the product code shown in FIG. 5 is formed by the amount of data recorded / reproduced by one rotary head.

b.再生回路 磁気テープ8から回転ヘッド7により再生された信号
は、回転トランス(図示せず)を介して第4図に示すよ
うに、再生入力部11に供給される。再生入力部11には、
再生データと同期しているクロックを再生するPLL回
路,直列→並列変換回路,ブロック同期検出回路,アド
レス再生回路等が設けられている。再生データの時系列
は、内符号の時系列と対応しており、内符号のデコーダ
12に供給されることにより、内符号の復号がなされる。
内符号のデコーダ12は、(i+2,i)リード・ソロモン
符号のエラー訂正及び残留エラーの検出を行うものであ
る。
b. Reproduction Circuit The signal reproduced from the magnetic tape 8 by the rotary head 7 is supplied to the reproduction input section 11 via a rotary transformer (not shown) as shown in FIG. In the playback input section 11,
A PLL circuit that regenerates a clock synchronized with the regenerated data, a serial-to-parallel conversion circuit, a block synchronization detection circuit, an address regeneration circuit, etc. are provided. The time series of the reproduction data corresponds to the time series of the inner code, and the decoder of the inner code
By being supplied to 12, the inner code is decoded.
The inner code decoder 12 corrects an error of the (i + 2, i) Reed-Solomon code and detects a residual error.

内符号のデコーダ12の出力データがバッファメモリ13に
供給される。バッファメモリ13は、後述するようにデー
タを記憶する大容量のバッファメモリとエラー情報を記
憶するフラグメモリとにより構成されている。フラグメ
モリには、通常再生時及びスローモーション再生時に、
内符号のデコーダ12の復号出力データに付随するエラー
フラグが記憶される。一方、高速再生時には、過去のデ
ータと新たな再生データとを区別するためのN/Oフラグ
がフラグメモリに記憶される。
The output data of the inner code decoder 12 is supplied to the buffer memory 13. The buffer memory 13 is composed of a large-capacity buffer memory for storing data and a flag memory for storing error information, as will be described later. In the flag memory, during normal playback and slow motion playback,
An error flag associated with the decoded output data of the inner code decoder 12 is stored. On the other hand, at the time of high speed reproduction, an N / O flag for distinguishing the past data and the new reproduction data is stored in the flag memory.

バッファメモリ13から出力される再生ビデオデータ及び
エラーフラグが外符号のデコーダ14に供給される。外符
号のデコーダ14は、(m+2,m)リード・ソロモン符号
の復号を行うものである。バッファメモリ13からの出力
データの時系列は、外符号の系列であるため、外符号の
デコーダ14には、内符号系列から外符号系列への変換の
ためのメモリを設ける必要がない。この外符号のデコー
ダ14では、バッファメモリ13から読み出されたエラーフ
ラグがエラー情報として扱われ、外符号のデコーダ14に
おいては、1個の外符号のブロックBO内の1個のエラー
シンボルを訂正する通常のエラー訂正又はエラーフラグ
を用いたポインタイレージャ訂正がなされる。
The reproduced video data and the error flag output from the buffer memory 13 are supplied to the outer code decoder 14. The outer code decoder 14 decodes the (m + 2, m) Reed-Solomon code. Since the time series of the output data from the buffer memory 13 is a series of outer codes, it is not necessary to provide the outer code decoder 14 with a memory for converting the inner code series to the outer code series. In this outer code decoder 14, the error flag read from the buffer memory 13 is treated as error information, and in the outer code decoder 14, one error symbol in one outer code block BO is corrected. Error correction or pointer erasure correction using an error flag.

外符号のデコーダ14の出力データがエラー修整回路15に
供給される。エラー修整回路15は、外符号のデコーダ14
により訂正できないエラーデータを補間するためのもの
である。このエラー修整回路15の出力データがD/Aコン
バータ16を介して出力端子17に取り出される。磁気テー
プ8の速度が記録時より高速とされる高速再生時では、
外符号ブロックを構成するデータが殆どそろわないため
に、内符号の復号のみがなされ、外復号の復号が行われ
ない。この場合には、エラー修整回路15だけで、エラー
の修整がなされる。
The output data of the outer code decoder 14 is supplied to the error correction circuit 15. The error correction circuit 15 includes an outer code decoder 14
This is for interpolating error data that cannot be corrected by. The output data of the error correction circuit 15 is taken out to the output terminal 17 via the D / A converter 16. At the time of high speed reproduction in which the speed of the magnetic tape 8 is higher than that at the time of recording,
Since the data forming the outer code block is hardly prepared, only the inner code is decoded, and the outer decoding is not performed. In this case, the error correction circuit 15 alone corrects the error.

c.バッファメモリ13の構成 バッファメモリ13について、第1図を参照して説明す
る。この第1図は、バッファメモリ13として、ダイナミ
ックRAMを用いた構成である。
c. Configuration of Buffer Memory 13 The buffer memory 13 will be described with reference to FIG. In FIG. 1, a dynamic RAM is used as the buffer memory 13.

第1図において、21は、ディジタルビデオ信号を記憶す
るバッファメモリであり、22は、エラー情報を記憶する
フラグメモリであり、23は、メモリ制御回路である。バ
ッファメモリ21には、8個の直列→並列変換回路24A,24
B,・・・24Hを介して入力データが供給される。また、
バッファメモリ21の出力データは、8個の並列→直列変
換回路25A,25B,・・・25Hを介して取り出される。
In FIG. 1, 21 is a buffer memory for storing digital video signals, 22 is a flag memory for storing error information, and 23 is a memory control circuit. The buffer memory 21 has eight serial-to-parallel conversion circuits 24A, 24.
Input data is supplied via B, ... 24H. Also,
The output data of the buffer memory 21 is taken out via eight parallel-to-serial conversion circuits 25A, 25B, ... 25H.

入力データは、1サンプルデータの8ビット並列のもの
で、最上位ビットから順に1ビットずつ、直列→並列変
換回路24A〜24Hの夫々に供給される。直列→並列変換回
路24A〜24Hの夫々からは、各ビット毎に15ビット並列と
されたデータが形成される。バッファメモリ21の15ビッ
ト並列の出力データの夫々が並列→直列変換回路25A〜2
5Hの夫々により、直列データとされ、8ビット並列の出
力データが得られる。
The input data is 8-bit parallel data of 1 sample data and is supplied to the serial-to-parallel conversion circuits 24A to 24H one bit at a time from the most significant bit. Each of the serial-to-parallel conversion circuits 24A to 24H forms 15-bit parallel data for each bit. Each of the 15-bit parallel output data of the buffer memory 21 is parallel to serial conversion circuit 25A to 2
Each of 5H produces serial data, and 8-bit parallel output data is obtained.

フラグメモリ22には、ラッチ26からの1ビットのエラー
フラグが供給され、フラグメモリ22から読み出されたエ
ラーフラグがラッチ27に取り込まれる。端子28からラッ
チ26に、内符号のデコーダ12からのエラーフラグが供給
される。ラッチ27から出力端子29に取り出されたエラー
フラグがバッファメモリ21から読み出されたデータと共
に、外符号のデコーダ14に供給される。
The 1-bit error flag from the latch 26 is supplied to the flag memory 22, and the error flag read from the flag memory 22 is fetched by the latch 27. An error flag from the inner code decoder 12 is supplied to the latch 26 from the terminal 28. The error flag extracted from the latch 27 to the output terminal 29 is supplied to the outer code decoder 14 together with the data read from the buffer memory 21.

メモリ制御回路23には、端子30からの書き込みクロック
が供給されると共に、端子31からの読み出しクロックが
供給される。更に、メモリ制御回路23に、端子32からの
再生モード信号が供給される。再生モード信号は、記録
時のテープ速度と再生時のテープ速度とが等しい通常再
生動作並びに記録時のテープ速度より再生時のテープ速
度が遅いスローモーション再生動作の時に例えばハイレ
ベルとなり、記録時のテープ速度より再生時のテープ速
度が早い時に例えばローレベルとなる。
The memory control circuit 23 is supplied with the write clock from the terminal 30 and the read clock from the terminal 31. Further, the reproduction mode signal from the terminal 32 is supplied to the memory control circuit 23. The reproduction mode signal becomes, for example, at a high level during normal reproduction operation in which the tape speed during recording is equal to the tape speed during reproduction and slow motion reproduction operation in which the tape speed during reproduction is slower than the tape speed during recording. When the tape speed during reproduction is faster than the tape speed, the level becomes low, for example.

メモリ制御回路23は、バッファメモリ21及びフラグメモ
リ22に共通のアドレス(ADD),行アドレスストローブ
信号(RAS),列アドレスストローブ信号(CAS)を発生
すると共に、バッファメモリ21のライトイネーブル信号
WE,フラグメモリ22のライトイネーブル信号RWE及びラッ
チパルスを発生する。書き込みクロックは、入力データ
と同期し、読み出しクロックは、基準のクロックから形
成される。従って、バッファメモリ21により時間軸変動
分の除去が行われる。
The memory control circuit 23 generates a common address (ADD), a row address strobe signal (RAS), and a column address strobe signal (CAS) for the buffer memory 21 and the flag memory 22, and also a write enable signal for the buffer memory 21.
WE, a write enable signal RWE for the flag memory 22 and a latch pulse are generated. The write clock is synchronized with the input data and the read clock is formed from the reference clock. Therefore, the buffer memory 21 removes the time axis variation.

また、第1図では、省略されているが、同期ブロックBS
毎の再生アドレスがメモリ制御回路23に供給され、書き
込みアドレスがこの再生アドレスに基づいて決定され
る。メモリ制御回路23では、書き込みアドレス又は読み
出しアドレスの一方又は両者を制御することにより、内
符号系列から外符号系列への変換と、ディシャフリング
とが実行される。アドレス制御は、バッファメモリ21と
フラグメモリ22とで共通になされるので、出力データの
各サンプルデータとエラーフラグとは、同期したものと
なる。
Further, although omitted in FIG. 1, the synchronization block BS
The reproduction address for each is supplied to the memory control circuit 23, and the write address is determined based on this reproduction address. The memory control circuit 23 controls one or both of the write address and the read address to perform conversion from the inner code sequence to the outer code sequence and deshuffling. Since the address control is commonly performed by the buffer memory 21 and the flag memory 22, each sample data of the output data and the error flag are synchronized.

d.エラー情報の処理 内符号のデコーダ12からのデータの内で、サンプルグル
ープ毎に入力されるエラーフラグの処理について第1図
及び第2図を参照して説明する。
d. Processing of error information Processing of an error flag input for each sample group in the data from the decoder 12 of the inner code will be described with reference to FIGS. 1 and 2.

第2図Aは、読み出しサイクル(R)及び書き込みサイ
クル(W)を規定するタイミング信号である。第2図B
は、バッファメモリ21及びフラグメモリ22に供給される
アドレスADDを示す。アドレスは、最初に列アドレスが
セットされ、次ぎに行アドレスがセットされる。第2図
Cは、列アドレスストローブ信号RASを示し、第2図D
は、行アドレスストローブ信号CASを示す。
FIG. 2A is a timing signal that defines the read cycle (R) and the write cycle (W). Fig. 2B
Indicates the address ADD supplied to the buffer memory 21 and the flag memory 22. For the address, the column address is set first, and then the row address is set. FIG. 2C shows the column address strobe signal RAS, and FIG. 2D
Indicates a row address strobe signal CAS.

バッファメモリ21は、アドレスADDが確定し、アドレス
ストローブ信号RAS,CASが順次ローレベルとされて列ア
ドレス及び行アドレスが順次読み込まれ、ライトイネー
ブル信号が立ち上がることにより、読み出し動作を行
い、ストローブ信号RAS,CASが順次ローレベルとされて
アドレスが読み込まれ、ライトイネーブル信号が立ち下
がると、書き込み動作を行う。フラグメモリ22の書き込
み動作及び読み出し動作も同様であるが、バッファメモ
リ21とは別のライトイネーブル信号RWEにより制御され
る。
In the buffer memory 21, the address ADD is determined, the address strobe signals RAS and CAS are sequentially set to the low level, the column address and the row address are sequentially read, and the write enable signal rises to perform the read operation, and the strobe signal RAS Then, the CAS is sequentially set to the low level, the address is read, and when the write enable signal falls, the write operation is performed. The write operation and the read operation of the flag memory 22 are similar, but are controlled by a write enable signal RWE different from the buffer memory 21.

第2図E及び第2図Fは、通常再生動作時のライトイネ
ーブル信号WE及びRWEの例を夫々示している。第2図E
に示すライトイネーブル信号WEは、書き込みサイクルで
常にローレベルに立ち下がる。従って、バッファメモリ
21には、入力される再生データが順次書き込まれる。
2E and 2F show examples of the write enable signals WE and RWE in the normal reproduction operation, respectively. Fig. 2E
The write enable signal WE shown in (7) always falls to the low level in the write cycle. Therefore, the buffer memory
The reproduced data to be input is sequentially written in the area 21.

第2図Fにおいて、33a及び34aで示すように、フラグメ
モリ22のライトイネーブル信号RWEは、指定されたアド
レスのエラーフラグの読み出し直後にローレベルとさ
れ、この指定されたアドレスにエラーが有ることを示す
エラーフラグが一旦書き込まれる。ライトイネーブル信
号WEのローレベルの区間33bにバッファメモリ21に書き
込まれるデータがエラーの無い場合には、ライトイネー
ブル信号RWEのローレベルの区間33cにおいて、エラーの
無いことを示すエラーフラグがフラグメモリ22に書き込
まれ、既に一旦書き込まれたエラーが有ることを示すエ
ラーフラグとの書き替えがなされる。
In FIG. 2F, as indicated by 33a and 34a, the write enable signal RWE of the flag memory 22 is set to the low level immediately after reading the error flag of the designated address, and the designated address has an error. Is temporarily written. If there is no error in the data written to the buffer memory 21 in the low level section 33b of the write enable signal WE, an error flag indicating that there is no error is displayed in the flag memory 22 in the low level section 33c of the write enable signal RWE. And is rewritten with an error flag indicating that there is an error already written.

一方、区間34bでバッファメモリ21に書き込まれるデー
タがエラーの有る場合には、区間34cでライトイネーブ
ル信号RWEがハイレベルのままとされ、既に一旦書き込
まれたエラーがあることを示すエラーフラグとの書き替
えがなされない。このように、通常再生動作時並びに外
符号ブロックBOのデータが数フィールドで再生されるス
ローモーション再生動作時では、内符号のデコーダ12か
らのデータ及びエラーフラグの両者がバッファメモリ21
及びフラグメモリ22に書き込まれる。
On the other hand, if there is an error in the data written to the buffer memory 21 in the section 34b, the write enable signal RWE is kept at the high level in the section 34c, and an error flag indicating that there is an error already written. It is not rewritten. Thus, during the normal reproduction operation and during the slow-motion reproduction operation in which the data of the outer code block BO is reproduced in several fields, both the data from the inner code decoder 12 and the error flag are stored in the buffer memory 21.
And written in the flag memory 22.

また、第2図G及び第2図Hは、高速再生動作時のライ
トイネーブル信号WE及びRWEの例を夫々示している。フ
ラグメモリ22は、前述の通常再生動作時及びスローモー
ション再生動作時と同様に、バッファメモリ21からデー
タが読み出された後に、エラーフラグが書き込まれ、そ
のアドレスのデータが一度読み出されて再生処理に使わ
れたものであることが示される。また、バッファメモリ
21には、エラーのあるデータの書き込みがなされない。
エラーの無いデータは、バッファメモリ21に書き込ま
れ、エラーの無いことを示すエラーフラグがフラグメモ
リ22に書き込まれ、エラーフラグの書き替えがなされ
る。バッファメモリ21及びブラグメモリ22の夫々から読
み出されたデータ及びエラーフラグは、外符号のデコー
ダ14によるエラー訂正処理を受けずに、エラー修整回路
15に供給され、エラー修整がなされる。
Further, FIGS. 2G and 2H show examples of the write enable signals WE and RWE in the high speed reproduction operation, respectively. In the flag memory 22, the error flag is written after the data is read from the buffer memory 21, and the data at the address is read once and reproduced, as in the normal reproduction operation and the slow-motion reproduction operation described above. It is shown that it was used for processing. Also, the buffer memory
No error data is written to 21.
Data having no error is written in the buffer memory 21, an error flag indicating that there is no error is written in the flag memory 22, and the error flag is rewritten. The data and error flags read from the buffer memory 21 and the Bragg memory 22, respectively, are not subjected to error correction processing by the outer code decoder 14, and an error correction circuit is provided.
It is supplied to 15 and error correction is made.

〔発明の効果〕〔The invention's effect〕

この発明に依れば、内符号のデコーダと外符号のデコー
ダとの間に大容量のバッファメモリが設けられ、このバ
ッファメモリにより、外符号系列への変換,ディシャフ
リング及び変速再生時のデータ復元を行うようにしたエ
ラー訂正符号の復号装置において、ディジタルビデオ信
号が通常再生の場合には、内符号のデコーダの出力をバ
ッファメモリに書き込むと共に、対応するエラーフラグ
をフラグメモリに書き込み、高速再生時には、内符号の
デコーダの出力のうちのエラーのないデータのみをバッ
ファメモリに書き込むと共に、エラーがないデータであ
ることを示すフラグをフラグメモリに書き込み、バッフ
ァメモリからエラーがないデータが読み出されたとき
は、既に書き込まれたエラーのないことを示すフラグ
を、この読みだしが行われたことを示すフラグに書き替
えるようにしたので、外符号の訂正能力を有効に利用で
き、エラー訂正能力を向上させることができる。
According to the present invention, a large-capacity buffer memory is provided between the inner code decoder and the outer code decoder, and by this buffer memory, data for conversion to the outer code sequence, deshuffling, and variable speed reproduction is provided. In a decoding device for error-correcting code that is designed to perform restoration, when the digital video signal is normally reproduced, the output of the decoder for the inner code is written to the buffer memory, and the corresponding error flag is written to the flag memory for high-speed reproduction. Occasionally, only the error-free data of the output of the inner code decoder is written to the buffer memory, and the flag indicating that there is no error is written to the flag memory, and the error-free data is read from the buffer memory. When this happens, this read line returns a flag indicating that there is no error already written. It was because as rewritten to a flag indicating that is, can be effectively used correction capability of the outer code, it is possible to improve the error correction capability.

【図面の簡単な説明】[Brief description of drawings]

第1図はこの発明の一実施例におけるバッファメモリの
構成を示すブロック図、第2図はバッファメモリの動作
説明のためのタイムチャート、第3図はこの発明の一実
施例の記録回路のブロック図、第4図はこの発明の一実
施例の再生回路のブロック図、第5図及び第6図はこの
発明の一実施例におけるエラー訂正符号及び記録データ
のフォーマットを夫々示す略線図、第7図は従来のディ
ジタルVTRの再生回路のブロック図である。 図面における主要な符号の説明 12:内符号のデコーダ、13:バッファメモリ、14:外符号
のデコーダ、21:データを記憶するためのバッファメモ
リ、22:フラグメモリ、23:メモリ制御回路。
FIG. 1 is a block diagram showing the structure of a buffer memory according to an embodiment of the present invention, FIG. 2 is a time chart for explaining the operation of the buffer memory, and FIG. 3 is a block of a recording circuit according to an embodiment of the present invention. FIG. 4 is a block diagram of a reproducing circuit according to an embodiment of the present invention, and FIGS. 5 and 6 are schematic diagrams showing the formats of an error correction code and recording data in the embodiment of the present invention, respectively. FIG. 7 is a block diagram of a conventional digital VTR reproducing circuit. Description of main codes in the drawings 12: inner code decoder, 13: buffer memory, 14: outer code decoder, 21: buffer memory for storing data, 22: flag memory, 23: memory control circuit.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】所定量単位のディジタルデータからなる2
次元配列の互いに異なる第1の方向及び第2の方向に位
置する上記ディジタルデータの系列の夫々に、第1のエ
ラー訂正符号及び第2のエラー訂正符号の符号化がなさ
れたディジタル信号が所定速度で走行する記録媒体に記
録され、この記録媒体から再生した上記ディジタル信号
の復号を行うエラー訂正符号の復号装置において、 上記第2のエラー訂正符号の復号を行う第2の復号装置
と、上記第2の復号装置の復号出力が供給され、上記復
号出力の時系列を上記第1のエラー訂正符号の系列に変
換するメモリと、上記メモリの出力が供給される上記第
1のエラー訂正符号の復号を行う第1の復号装置と、上
記メモリに書き込まれるデータの付随情報を記憶するフ
ラグメモリと、上記記録媒体を上記所定速度で走行させ
て再生する通常再生時には、上記第2の復号装置の復号
出力を上記メモリに書き込むと共に上記復号出力のエラ
ーフラグを上記付随情報として上記フラグメモリに書き
込み、上記記録媒体を上記所定速度よりも大なる速度で
走行させて再生する高速再生時には、上記第2の復号装
置の復号出力のうちで、エラーがないデータのみを上記
メモリに書き込むと共に、上記エラーがないデータであ
ることを示す第1のフラグを上記付随情報として、上記
フラグメモリに書き込み、上記メモリから上記エラーが
ないデータが読み出される際には、読み出されたことを
示す第2のフラグを上記第1のフラグに代えて上記フラ
グメモリに書き込むように制御するメモリ制御手段とを
備えたことを特徴とするエラー訂正符号の復号装置。
1. A device comprising a predetermined amount of digital data 2
A digital signal obtained by encoding the first error correction code and the second error correction code in each of the series of digital data located in the first direction and the second direction which are different from each other in the dimensional array has a predetermined speed. An error correction code decoding device for decoding the digital signal recorded on a recording medium running on the medium and reproduced from the recording medium, comprising: a second decoding device for decoding the second error correction code; A decoding output of the second decoding device is supplied, the memory for converting the time series of the decoding output into the series of the first error correction code, and the decoding of the first error correction code to which the output of the memory is supplied. A first decoding device for performing the above, a flag memory for storing accompanying information of the data written in the memory, and a normal reproduction for reproducing the recording medium by traveling at the predetermined speed. To write the decoded output of the second decoding device to the memory, write the error flag of the decoded output to the flag memory as the additional information, and run the recording medium at a speed higher than the predetermined speed. At the time of high-speed reproduction for reproduction, only data having no error in the decoded output of the second decoding device is written to the memory, and a first flag indicating that the data has no error is added to the accompanying information. As such, when writing to the flag memory and reading the data having no error from the memory, the second flag indicating that the data has been read is written to the flag memory instead of the first flag. An error correction code decoding device, comprising: a memory control unit for controlling.
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