KR100194787B1 - High speed low noise output buffer - Google Patents
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Abstract
본 발명은 외부의 센스 증폭단으로부터 제어 받아 입/출력 패드를 제1풀업 및 제1풀 다운 시키는 수단을 구비하는 출력버퍼에 있어서, 일 입력단이 상기 기준 레벨을 입력받으며, 타 입력단은 상기 입/출력 패드의 레벨을 입력받아 각 입력을 서로 비교한 후 소정값을 출력하는 비교수단; 및 상기 비교부의 출력을 입력받아 상기 입/출력 패드를 상기 기준 레벨로 제2 풀업 및 제2 풀다운 시키는 수단을 포함하는 것을 특징으로 하는 출력버퍼에 관한 것으로, 고속 및 다 비트(bit)화 되는 IC 제품들의 최대 고충사항인 속도(speed) 개선과 노이즈(Noise) 감소 과제를 동시에 만족시킬 수 있는 효과가 있다.The present invention provides an output buffer including a means for controlling the input / output pads by a first pull-up and a first pull-down under the control of an external sense amplifier stage, wherein one input stage receives the reference level and the other input stage outputs the input / output pad. Comparison means for receiving a level of the pad and comparing each input with each other and outputting a predetermined value; And a means for receiving the output of the comparator, the second pull-up and second pull-down of the input / output pad to the reference level, wherein the IC is fast and multi-bit. It has the effect of meeting the speed and noise reduction tasks, which are the biggest pain points of the products.
Description
제1도는 종래의 CMOS 출력 버퍼 회로도.1 is a conventional CMOS output buffer circuit diagram.
제2도는 상기 제1도의 출력 버퍼를 패키지 하였을 때의 등가 회로도.2 is an equivalent circuit diagram when the output buffer of FIG. 1 is packaged.
제3도는 본 발명에 따른 출력 버퍼의 일실시 회로도.3 is a circuit diagram of one embodiment of an output buffer according to the present invention.
제4도는 종래의 출력 버퍼와 본 발명에 따른 출력 버퍼이 전압 특성에 대한 비교 시뮬레이션도.4 is a comparison simulation diagram of voltage characteristics between a conventional output buffer and an output buffer according to the present invention.
제5도는 종래의 출력 버퍼와 본 발명에 따른 출력 버퍼의 전류 특성에 대한 비교 시뮬레이션도.5 is a comparative simulation of the current characteristics of the conventional output buffer and the output buffer according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 제1 풀-업 및 제1 풀-다운부 20 : 비교부100: first pull-up and first pull-down section 20: comparison section
40 : 제2 풀-업 및 제2 풀-다운부 60 : 제어부40: second pull-up and second pull-down section 60: control unit
80 : 스위칭부80: switching unit
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 고속 및 저잡음으로 동작하는 출력 버퍼(Output Buffer)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to an output buffer operating at high speed and low noise.
제1도는 종래의 CMOS 출력 버퍼에 대한 회로도로서, 입/출력 패드(I/O 패드)를 풀-업(pull-up)시키는 PMOS 트랜지스터 및 풀-다운(pull-down)시키는 NMOS 트랜지스터로 이루어진다. 그리고 PMOS 및 NMOS의 게이트에는 통상적으로 센스증폭기가 연결된다.FIG. 1 is a circuit diagram of a conventional CMOS output buffer, comprising a PMOS transistor that pulls up an input / output pad (I / O pad) and an NMOS transistor that pulls down. A sense amplifier is typically connected to the gates of the PMOS and the NMOS.
제2도는 상기 제1도의 출력버퍼를 패키지(package)하였을 때의 등가 회로도로서, L1 및 L2 는 인덕터(inductor)를, CL은 출력 버퍼 출력단의 로드 캐패시터(load capacitor)를 각각 나타낸다.FIG. 2 is an equivalent circuit diagram when the output buffer of FIG. 1 is packaged. L1 and L2 represent an inductor, and C L represents a load capacitor of an output buffer output stage.
상기와 같은 종래의 CMOS 출력 버퍼에서 논리값 하이(High)를 읽을 때는 출력 전압 Vout 이 VCC레벨에 육박하고, 논리값 로우(Low)를 읽을 때는 출력 전압 Vout이 접지레벨 근처까지 떨어진다. 이와 같이 논리값 하이와 로우 사이의 전압 스윙(swing)폭이 크므로, I/O 패드에 연결된 로드 캐패시터 CL(30 pF ∼100pF)을 연속적으로 하이에서 로우로, 로우에서 하이로 드라이브 할 경우 출력 버퍼의 자체 속도 지연으로 IC (Intergrated Circuit) 제품 전체의 속도 저하를 가져온다. 또한, 상기와 같은 종래의 CMOS 출력 버퍼는 아래와 같은 매커니즘(Mechanism)에 의한 그라운드 바운스 노이즈(Ground Bounce Noise)가 발생하여 칩(chip)의 오동작을 유발시킨다.In the conventional CMOS output buffer as described above, the output voltage Vout approaches V CC level when the logic value High is read, and the output voltage Vout drops to near the ground level when the logic value Low is read. Since the voltage swing width between the logic high and low is large, when driving the load capacitor C L (30 pF to 100 pF) connected to the I / O pad continuously from high to low and from low to high The self-speed delay of the output buffer results in a slowdown of the entire IC (Intergrated Circuit) product. In addition, the conventional CMOS output buffer as described above generates ground bounce noise due to the following mechanism (Mechanism) to cause a malfunction of the chip (chip).
상기 식(1)에서와 같이 주어진 CL을 드라이브할 경우 출력 전압 Vout 이 클수록 NMOS를 통해서 접지레벨로 빠지는 전류 i 는 증가하고, 상기 식(2)에 의해 증가한 전류 i 는 인덕터 L2의 양단간의 전압 VGB를 커지게 해서 결과적으로 칩 전체의 접지 레벨을 불안정하게 한다.When driving the given C L as shown in Equation (1), the larger the output voltage Vout is, the current i falling into the ground level through the NMOS increases, and the increased current i by Equation (2) is the voltage between both ends of the inductor L2. Increasing V GB results in unstable ground levels throughout the chip.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 출력 버퍼가 읽기를 시행하기 전에 출력단이 노드 전압을 하이 레벨과 로우 레벨의 중간 레벨(High - z Level)로 만들어 줌으로써, 속도 지연과 그라운드 바운스 노이즈를 감소시키는 고속 저잡음 출력 버퍼를 제공함을 그 목적으로 한다.The present invention has been made to solve the above problems, and the output stage makes the node voltage at the high level and the low level high-z level before the output buffer reads, so that the speed delay and ground It is an object to provide a high speed, low noise output buffer that reduces bounce noise.
상기 목적을 달성하기 위하여 본 발명은, 다수의 구동 신호에 응답하여 신호의 전압 레벨을 일정 레벨만큼 변경하여 출력하는 메모리 소자의 출력 버퍼에 있어서, 외부로부터 입력되는 신호에 응답하여 입/출력 패드를 풀-업 및 풀 - 다운 구동하기 위한 제1풀업 및 제1풀 다운 시키는 수단; 상기 다수이 구동 신호에 응답하여 제어신호를 발생하기 위한 제어 신호 발생 수단; 상기 제어 신호에 응답하여 논리값 하이 레벨과 로우 레벨 사이의 소정 기준 레벨과 상기 입/출력 패드의 레벨을 서로 비교하기 위한 비교수단; 상기 비교 수단으로부터 출력되는 비교결과 신호에 응답하여 상기 입/출력 패드를 상기 소정 기준 레벨로 풀-업 및 풀-다운 구동하기 위한 제2 풀-업 및 제2 풀-다운 시키는 수단; 및 상기 제어 신호에 응답하여 상기 제2 풀-업 및 풀-다운 수단과 상기 입/출력 패드 사이를 스위칭 하기 위한 스위칭 수단을 포함하여 이루어진다.In order to achieve the above object, the present invention, in the output buffer of the memory device for changing the voltage level of the signal by a predetermined level in response to a plurality of drive signals, the input / output pad in response to a signal input from the outside First pull-up and first pull-down means for driving pull-up and pull-down; Control signal generating means for generating a control signal in response to the plurality of driving signals; Comparison means for comparing a predetermined reference level between a logic high level and a low level with the level of the input / output pad in response to the control signal; Second pull-up and second pull-down for driving the input / output pads to the predetermined reference level in response to a comparison result signal output from the comparison means; And switching means for switching between the second pull-up and pull-down means and the input / output pad in response to the control signal.
이하, 첨부된 도면 제3도 내지 제5도를 참조하여 본 발명이 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to FIGS. 3 to 5.
제3도는 본 발명에 따른 출력 버퍼의 일실시예 회로로서, 도면에서 100은 제1풀-업 및 제1풀- 다운부, 20은 비교부, 40은 제2풀-업 및 풀-다운부, 60은 제어부, 80은 스위칭부를 각각 나타낸다.3 is an example circuit of an output buffer according to the present invention, in which 100 is a first pull-up and a first pull-down part, 20 is a comparator, 40 is a second pull-up and pull-down part. , 60 denotes a control unit, and 80 denotes a switching unit.
제1풀-업 및 풀- 다운부(100)는 외부의 센스 증폭단으로부터 제어받아 입/출력 패드(I/O 패드)를 풀-업 및 풀- 다운 시키는 종래이 CMOS 출력 버퍼이다.The first pull-up and pull-down unit 100 is a conventional CMOS output buffer that is controlled by an external sense amplifier stage to pull up and pull down an input / output pad (I / O pad).
비교부(20)는 일 입력단으로 중간레벨(High -z Level)을 입력받고 타 입력단으로 입/출력 패드의 레벨을 피드 백 입력받아 중간레벨 보다 상기 입/출력 패드의 레벨이 클 경우 하이를, 중간레벨(High -z Level)보다 입/출력 패드의 레벨이 적을 경우 로우를 출력하는 차동증폭기로 이루어진다.The comparator 20 receives a high-z level as one input terminal and receives a feedback input level of the input / output pad to the other input terminal, and if the level of the input / output pad is greater than the intermediate level, the high level is high. If the level of input / output pad is lower than the high-z level, the differential amplifier outputs low.
제2풀-업 및 풀- 다운부(40)는 비교부(20)의 출력을 각각 게이트로 입력받는 풀-업 트랜지스터(MP4) 및 풀-다운 트랜지스터(MN4)로 이루어져, 입/출력 패드를 중간레벨(High -z Level)까지 풀-업 및 풀-다운 시킨다.The second pull-up and pull-down unit 40 is composed of a pull-up transistor MP4 and a pull-down transistor MN4 that receive the output of the comparator 20 as a gate, respectively. Pull up and pull down to the High -z Level.
제어부(60)는 쓰기 인에이블 신호(WE), 칩 선택신호(CS) 및 어드레스가 천이 되었을 때 발생하는 펄스신호(EQ)를 입력받는 낸드 게이트(NAND) 및 상기 낸드 게이트(NAND)의 출력을 반전시켜 출력하는 인버터(11)로 이루어져 비교부(20)의 온/오프를 제어한다.The controller 60 outputs the NAND gate NAND and the output of the NAND gate NAND that receive the write enable signal WE, the chip select signal CS, and the pulse signal EQ generated when the address transitions. It consists of an inverter 11 outputting the inverted to control the on / off of the comparator 20.
스위칭부(80)는 상기 제어부(60)의 출력신호를 게이트로 입력받는 NMOS 트랜지스터 및 상기 제어부(60)의 출력 신호를 인버터(12)를 통해 반전시켜 게이트로 입력받는 PMOS 트랜지스터를 포함하는 전달게이트로 이루어져 상기 제2 풀-업 및 풀-다운부(40)와 상기 입/출력 패드 사이를 스위칭한다.The switching unit 80 includes a transfer gate including an NMOS transistor that receives the output signal of the controller 60 as a gate and a PMOS transistor that receives the gate signal by inverting the output signal of the controller 60 through the inverter 12. It consists of a switch between the second pull-up and pull-down unit 40 and the input / output pad.
그리고, PMOS 트랜지스터(MP3)는 소오스가 공급전원단에 연결되고 드레인이 상기 비교부(20)이 출력단에 연결되며, 게이트는 상기 제어부(60)에 연결되어 본 발명의 출력 버퍼가 동작하지 않을 때 상기 제2 풀-업 및 풀-다운부(40)의 바이어스를 잡아주는 역할을 한다.In the PMOS transistor MP3, when a source is connected to a supply power supply terminal, a drain is connected to an output terminal, and a gate is connected to the control unit 60, the output buffer of the present invention is not operated. It serves to hold the bias of the second pull-up and pull-down part 40.
상기와 같은 구성을 가지는 본 발명의 출력버퍼 동작은 아래와 같다.The output buffer operation of the present invention having the configuration as described above is as follows.
쓰기 인에이블 신호(WE), 칩 선택신호(CS) 및 펄스 신호(EQ, 어드레스가 전환되었을 때 발생하는 펄스)가 하이로 되어, 칩이 선택되고 선택된 칩이 읽기 동작을 하며, 어드레스(Address)가 천이(transition)되었을 경우, 출력 버퍼의 본격적인 읽기 동작 전에 출력단의 노드 전압을 중간 레벨(High-z Level)로 만드는 본 발명의 회로는 턴 온(Turn On)되어 동작을 시작한다.The write enable signal WE, the chip select signal CS and the pulse signal EQ (a pulse generated when the address is switched) become high, the chip is selected, the selected chip performs a read operation, and an address. When the transition has occurred, the circuit of the present invention, which makes the node voltage of the output terminal at a high level at a high level before a full read operation of the output buffer, is turned on to start an operation.
먼저, 비교부(20)에서 차동증폭기의 일 입력단인 NMOS 트랜지스터(MN1)의 게이트는 1.5 V 정도의 중간 레벨 전압(VHIGH-Z)을 인가 받도록 고정시켜 놓고, 차동 증폭기의 타 입력단인 NMOS 트랜지스터(MN2)의 게이트는 I/O 패드에 연결시킨다.First, in the comparator 20, the gate of the NMOS transistor MN1, which is one input terminal of the differential amplifier, is fixed to receive an intermediate level voltage V HIGH-Z of about 1.5 V, and the NMOS transistor which is the other input terminal of the differential amplifier. The gate of MN2 is connected to the I / O pad.
I/O 패드 즉 노드 N3 의 전압이 중간레벨보다 높을 경우 (이 경우는 전어드레스에서 하이를 읽기 했던 경우임)에는 중간레벨 보다 노드 N3의 전압레벨이 높아서 노드 N2를 통해서 흐르는 전류가 노드 N1을 통해서 흐르는 전류보다 많게 되고, 노드 N2 의 전압 레벨이 낮아진다. 낮아진 노드 N2 의 전압은 자동증폭기의 PMOS 트랜지스터(MP1, MP2)의 채널을 많이 열어 노드 N1의 전압 레벨이 올라간다.If the voltage of the I / O pad, that is, node N3, is higher than the middle level (in this case, high is read from all addresses), the voltage level of node N3 is higher than the middle level, so that the current flowing through node N2 More than the current flowing through it, the voltage level at node N2 is lowered. The lowered voltage of node N2 opens many channels of the PMOS transistors MP1 and MP2 of the automatic amplifier, thereby raising the voltage level of node N1.
노드 N1 의 전압 레벨이 올라가면 PMOS 트랜지스터(MP4)는 턴 오프되고, NMOS 트랜지스터(NM4)는 턴 온 되어 노드 N3의 전압 레벨은 중간레벨(High-z)과 같아질 때까지 내려가게 된다.When the voltage level of the node N1 increases, the PMOS transistor MP4 is turned off, and the NMOS transistor NM4 is turned on so that the voltage level of the node N3 is lowered until it becomes equal to the middle level High-z.
반대로 노드 N3 즉 I/O 패드의 전압 레벨이 중간레벨(High-z)보다 낮은 경우에도 상기와 같은 원리로 동작하여 노드 n3의 전압레벨을 중간레벨까지 올라가게 한다.On the contrary, even when the voltage level of the node N3, i.
이 회로의 동작 원리는, 네거티브 피드 백 루프(Negative Feed Back Loop)가 형성되어서 이와 같은 동작을 반복 수행한다. 노드 N2에서 PMOS 트랜지스터(MP2, MP1)를 거쳐 노드 N1이 PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN4)를 조절하고 노드 N3을 조절하는 네거티브 피드 백 루프가 생성되어 있음을 알 수 있다.The principle of operation of this circuit is that a negative feed back loop is formed to repeat this operation. It can be seen that a negative feedback loop is generated in which the node N1 controls the PMOS transistor MP4 and the NMOS transistor MN4 and the node N3 through the PMOS transistors MP2 and MP1 at the node N2.
제3도에서 PMOS 트랜지스터(MP3)는 본 발명의 회로가 동작되지 않을 때, PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN4)로 이루어진 인버터의 게이트를 바이어스(bias) 잡아주는 역할을 한다.In FIG. 3, the PMOS transistor MP3 serves to bias the gate of an inverter composed of the PMOS transistor MP4 and the NMOS transistor MN4 when the circuit of the present invention is not operated.
이와 같은 원리로, 출력 버퍼가 데이터를 읽기 전에, 그 전 어드레스의 데이터 값을 갖고 있던 노드 N3 (I/O 패드)의 전압을 High-z 레벨로 맞춰준다.In this way, before the output buffer reads the data, it sets the voltage at node N3 (I / O pad) that had the data value of the previous address to the high-z level.
종래의 출력 버퍼가 VCC에서 GND 까지 스윙(Swing) 하던 것을 본 발명은 High-z에서 출발해서 하이와 로우 데이터를 읽으므로 소자이 동작 속도 개선은 물론이고,로 인한 그라운드 바운스 노이즈(Ground Bounce Noise)까지 줄일 수 있다.In the present invention, the conventional output buffer is swinging from V CC to GND, and the high and low data starting from High-z reads the device, as well as improving the operation speed. This reduces ground bounce noise.
제4도는 종래의 출력 버퍼와 본 발명에 따른 출력 버퍼를 동일한 조건하에서 스파이스 시뮬레이션(spice simulation)한 전압 특성에 대한 비교 시뮬레이션도로서, △t1은 데이터 로우에서 데이터 하이를 읽을 때 종래의 것보다 본 발명이 동작 속도 측면에서 개선된 것을 정량적으로 보여주는 것이고, △t2는 반대의 경우 즉 하이에서 로우를 읽을 때의 개선됨을 보여주는 것이다.4 is a comparative simulation diagram of a voltage characteristic obtained by spice simulation of a conventional output buffer and an output buffer according to the present invention under the same conditions, and Δt1 is greater than that of the conventional method when reading data high from a data row. The invention quantitatively shows an improvement in terms of operating speed, and Δt2 shows an improvement in the opposite case, ie when reading low at high.
제4도에서 하이를 읽을 때 종래의 출력 버퍼와 본 발명의 출력 버퍼 모두 동일하게 30ns 근처에서 시작을 하지만, 종래의 출력 버퍼는 접지 레벨 근처에서 읽기 시작하는 반면 본 발명의 출력 버퍼는 이미 30ns 에서는 High-z 레벨까지 올라와 있으므로 △t1 만큼 빠르다.When reading high in FIG. 4, both the conventional output buffer and the output buffer of the present invention start the same near 30ns, while the conventional output buffer starts reading near ground level, while the output buffer of the present invention is already at 30ns. It is as fast as Δt1 because it is up to the high-z level.
마찬가지로, 하이에서 로우를 읽을 때 종래의 출력 버퍼와 본 발명의 출력 버퍼 모두 60ns 근처에서 읽기를 시작 하지만, 종래의 출력 버퍼는 VCC에서부터 읽기 시작하는 반면 본 발명의 출력 버퍼는 이미 High-z 레벨까지 내려와 있으므로 △t2 만큼 빠름을 알 수 있다.Similarly, when reading low from high, both the conventional output buffer and the output buffer of the present invention start reading near 60ns, while the conventional output buffer starts reading from V CC while the output buffer of the present invention is already at the high-z level. Since it is down to, it can be seen that it is as fast as Δt2.
제5도는 종래의 출력 버퍼와 본 발명에 따른 출력 버퍼의 전류 특성에 대한 비교 시뮬레이션도이다.5 is a comparative simulation diagram of the current characteristics of the conventional output buffer and the output buffer according to the present invention.
제5도에서 알 수 있는 사항은 본 발명이 잡음 제거에 효과적이라는 것으로, 시뮬레이션 결과에 의하면 종래의 출력 버퍼에서 피크 전류(peak current)는 24.6mA 이고,는 15.375인 반면, 본 발명의 출력 버퍼에서 피크 전류는 14.6,는 9.125로, 피크 전류와가 모두 40% 정도 감소했음을 보여준다.It can be seen from FIG. 5 that the present invention is effective for noise reduction. According to simulation results, the peak current in the conventional output buffer is 24.6 mA. Is 15.375, while the peak current in the output buffer of the present invention is 14.6, Is 9.125, with the peak current Shows a 40% decrease.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
따라서, 상기와 같은 본 발명은, 고속 및 다(多) 비트 (bit)화 되는 IC 제품들의 최대 고충사항인 동작 속도(speed)의 개선과 노이즈 감소 과제를 동시에 만족시킬 수 있는 탁월한 효과가 있다.Therefore, the present invention as described above has an excellent effect that can simultaneously satisfy the problem of noise reduction and improvement of operation speed, which is the biggest problem of high-speed and multi-bit IC products.
Claims (7)
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