KR100194692B1 - 0번 게이트 라인의 구동 신호 발생 회로 - Google Patents

Abstract

이 발명은 0번 게이트 라인의 구동 신호 발생 회로에 관한 것으로서, 전단 게이트 방식으로 구동되는 박막 트랜지스터 액정 표시 장치에 있어서, 인에이블 신호가 입력되는 동안 게이트 클럭을 카운팅하는 카운터와, 입력되는 데이터를 상기 게이트 클럭에 동기시키므로 상기 카운터의 인에이블 신호를 발생시키는 플립플롭과, 상기 카운터의 캐리(Carry) 신호, 스타트 버티칼 신호(Start Vertical Signal) 및 상기 플립플롭의 출력 신호를 조합하여 상기 플립플롭의 입력 데이터를 발생시키는 데이터 발생부와, 게이트-온 전압과 게이트-오프 전압을 입력되는 제어 신호에 따라 선택하여 게이트 구동 신호로 출력하는 아날로그 스위치와, 상기 카운터의 캐리 신호와 게이트-온 인에이블 신호를 조합하여 상기 아날로그 스위치로 입력될 제어 신호를 발생시키는 제어 신호 발생부를 포함하여 이루어져 있으며, 1번 게이트 라인의 선 결함(Line Defect)을 제거하기 위한 0번 게이트 라인 구동 신호를 발생시키는 게이트 구동 신호 발생 회로에 관한 것이다.

Description

0번 게이트 라인의 구동 신호 발생 회로

이 발명은 0번 게이트 라인의 구동 신호 발생 회로에 관한 것으로서, 더욱 상세하게 말하자면 전단 게이트 구동 방식의 박막 트랜지스터 액정 표시 장치에서 1번 게이트 라인의 선 결함(Line Defect)을 제거하기 위한 0번 게이트 라인 구동 신호를 발생시키는 게이트 구동 신호 발생 회로에 관한 것이다.

일반적으로 박막 트랜지스터 액정 표시 장치의 구동 방식은, 액정의 전하 유지 능력을 보조하는 유지 용량(Storage Capacitance)이 형성된 구조에 따라 독립 배선 방식과 전단 게이트 방식으로 나눌 수 있다.

먼저, 독립 배선 방식은 유지 용량을 형성하기 위해 별도의 전극을 두는 방식으로서, 게이트 전극에 영향을 주지 않아 게이트 파형의 지연이 커지지 않고 구동이 간단하다는 장점이 있는 반면 개구율이 줄어든다는 단점이 있다.

다음에, 전단 게이트 방식은 유지 용량을 형성하기 위해 별도의 전극을 만들지 않고 전단 게이트 라인(Previous Gate Line)의 일부를 확장하여 화소 전극과 겹치는 부분을 이용하여 커패시터를 형성하는 방식으로서, 독립 배선 구조보다 개구율을 크게 할 수 있다는 장점이 있다.

그러나 형성된 유지 용량으로 인해 각 게이트 라인들이 서로 연결되기 때문에, 게이트 라인의 부하 용량(Load Capacitance)이 증가하고 게이트 구동 신호간의 커플링(Coupling)으로 인해 구동 조건이 열악해진다는 단점이 있다.

도 1은 앞에서 언급한 전단 게이트 방식에서의 화소 등가 회로도인데, 도 1에 도시되어 있듯이, 하나의 화소에는 게이트 라인(Gn, Gn-1)과 데이터 라인(Dm)이 각각 가로와 세로 방향으로 교차하여 화소 영역을 이루고, 화소 영역 내에는 박막 트랜지스터(TFT)가 형성되어 있다.

상기 박막 트랜지스터의 게이트 단자에는 게이트 라인(Gn)이 연결되고 소스와 드레인 단자에는 각각 데이터 라인(Dm)과 화소 전극이 연결되며 화소 전극의 일부는 전단 게이트 라인(Gn-1)과 중첩되어 유지 용량(Cst)이 형성된다. 또, 이러한 하부 박막 트랜지스터 기판의 화소 전극과 상부 컬러 필터(Color Filter) 기판의 공통 전극 사이에는 액정 물질이 주입되어 있어 전압이 인가되면 액정 용량(Clc)이 형성된다.

이처럼 전단 게이트 방식에서는 특정 라인에 유지 용량을 형성하기 위해서 반드시 전단의 게이트 라인이 필요하다. 그러나, 이러한 목적으로 각 라인에서 전단의 게이트 라인을 이용하다 보면 1번 게이트 라인과 0번 게이트 라인에서는 각 라인에 형성되는 충전 특성과 유지 특성의 차이로 인해 1번 게이트 라인에 연결된 화소가 다른 게이트 라인에 연결된 화소보다 더 밝게 보이는 선 결함이 발생하게 된다.

그러므로, 이러한 선 결함을 제거하기 위해 0번 게이트 라인에 어떤 신호를 인가해 주느냐는 매우 중요한 문제이다.

따라서, 이와 같은 선 결함을 방지하기 위해 종래에는 0번 게이트 라인을 임의의 n번 게이트 라인과 연결하거나, 외부에서 별도의 드라이브 IC의 더미 라인(Dummy Line)을 이용해 0번 게이트 라인에 공통 전극 전압(VCOM)이나 박막 트랜지스터의 게이트-오프 전압(VOFF)을 인가해주는 방법을 사용하여 왔다.

상기와 같은 방법을 사용하면, 패널(Panel)의 크기가 작고 화소수가 비교적 적은 액정 표시 장치에서는 1번 게이트 라인의 선 결함을 어느 정도 제거할 수 있다. 그러나 0번 게이트 라인의 특수성 때문에 패널이 대형화, 고정세화되어 갈수록 다른 게이트 라인과의 충전 특성 및 유지 특성의 차이가 심해져서 1번 게이트 라인의 선 결함은 완전히 제거되지 않는다.

예를 들어 앞에서 언급한 것처럼 480번 게이트 라인을 0번 게이트 라인에 연결하는 경우, 도 2에 도시된 바와 같이 바로 전 프레임(Frame)의 480번 게이트 라인의 구동 신호(Vg₄₈₀)는 다음 프레임의 1번 게이트 라인의 구동 신호(Vg₁)와 출력 타이밍에 있어서 큰 차이가 나므로 0번 게이트 라인이 다른 게이트 라인들과 동일하게 구동될 수 없게 된다. 또한, 0번 게이트 라인에 게이트-오프 전압(VOFF)이 인가되는 경우는 다른 게이트 라인에 입력되는 전압과 신호 파형이 다르기 때문에 1번 게이트 라인의 화소열에는 여전히 선 결함이 발생하게 된다.

그러므로 이와 같은 선 결함을 제거하기 위해서는, 박막 트랜지스터 기판에서 0번 게이트 라인의 구조를 달리하거나 0번 게이트 라인에 인가하는 구동 신호를 종래와 다른 방법으로 공급함으로써, 1번 게이트 라인의 화소에 대한 충전 특성이나 충전된 전하를 일정 기간 유지하는 유지 특성을 개선하는 일이 필요하다.

따라서 이 발명의 과제는 상기한 문제점을 해결하기 위한 것으로서, 박막 트랜지스터 액정 표시 장치의 0번 게이트 라인의 구조와는 관계없이 0번 게이트 라인에 인가할 구동 신호의 출력 타이밍을 변화시켜 1번 게이트 라인의 선 결함을 제거할 수 있는 0번 게이트 라인의 구동 신호 발생 회로를 제공하는 데에 있다.

도 1은 전단 게이트(Previous Gate) 방식 박막 트랜지스터 액정 표시 장치(TFT LCD)에서의 화소(Pixel) 등가 회로도이고,

도 2는 VGA 모드의 박막 트랜지스터 액정 표시 장치에서 480번 게이트 라인과 1번 게이트 라인의 구동 신호 타이밍도이고,

도 3은 일반적인 액정 표시 장치에서 수직, 수평 동기 신호(Vsync, Hsync)에 대한 데이터 인에이블 신호(DE)의 타이밍도이고,

도 4는 VGA 모드인 경우 이 발명의 실시예에 따른 0번 게이트 라인의 구동 신호 발생 회로도이고,

도 5는 이 발명의 실시예에 따른 0번 게이트 라인의 구동 신호 타이밍도이다.

상기의 과제를 달성하기 위한 이 발명은,

전단 게이트 방식으로 구동되는 박막 트랜지스터 액정 표시 장치에 있어서,

인에이블 신호가 입력되는 동안 게이트 클럭을 카운팅하는 카운터와;

입력되는 데이터를 상기 게이트 클럭에 동기시키므로 상기 카운터의 인에이블 신호를 발생시키는 플립플롭과;

상기 카운터의 캐리(Carry) 신호, 스타트 버티칼 신호(Start Vertical Signal) 및 상기 플립플롭의 출력 신호를 조합하여 상기 플립플롭의 입력 데이터를 발생시키는 데이터 발생부와;

게이트-온 전압과 게이트-오프 전압을 입력되는 제어 신호에 따라 선택하여 게이트 구동 신호로 출력하는 아날로그 스위치와;

상기 카운터의 캐리 신호와 게이트-온 인에이블 신호를 조합하여 상기 아날로그 스위치로 입력될 제어 신호를 발생시키는 제어 신호 발생부를 포함하여 이루어져 있다.

여기서 상기 플립플롭은 상기 카운터의 인에이블 신호를 발생시키는데, 상기 인에이블 신호는 한 프레임의 수직 동기 신호 내에서 데이터가 디스플레이되지 않는 구간 동안 출력된다. 이 구간 동안 상기 카운터는 상기 게이트 클럭을 카운팅하게 되는데, VGA 모드인 경우 데이터가 디스플레이되지 않는 구간은 게이트 클럭 44개에 해당하는 구간이 된다. 따라서 카운터가 44개의 게이트 클럭을 카운팅한 후 캐리 신호가 출력되면 상기 아날로그 스위치가 동작하여 0번 게이트 라인의 구동 신호가 출력된다.

그러면, 첨부한 도면을 참고로 하여 이 발명의 실시예에 따른 0번 게이트 라인의 구동 신호 발생 회로에 대하여 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.

도 4는 VGA 모드인 경우 이 발명의 실시예에 따른 0번 게이트 라인의 구동 신호 발생 회로도이다.

도 4에 도시되어 있듯이, 이 발명의 실시예에 따른 0번 게이트 라인의 구동 신호 발생 회로에서,

먼저 44진 카운터(10)는 인에이블 신호가 입력되는 동안 게이트 클럭(CPV)을 카운팅한다. 상기 카운터(10)를 사용하는 데에 있어서, SVGA 모드에서는 28진 카운터를, XGA 모드에서는 38진 카운터를 사용한다. 또, 상기 카운터(10) 대신 단안정 멀티브레이터를 사용할 수도 있다.

다음에 디 플립플롭(20)은 입력되는 데이터를 상기 게이트 클럭(CPV)에 동기시켜 상기 카운터(10)의 인에이블 신호로서 출력한다. 데이터 발생부(30)는 상기 카운터(10)의 캐리 신호(x), 스타트 버티칼 신호(STV) 및 상기 디 플립플롭(20)의 출력 신호를 조합하여 상기 디 플립플롭(20)의 입력 데이터를 발생시킨다.

아날로그 스위치(40)는 게이트-온 전압(VON)과 게이트-오프 전압(VOFF)을 입력되는 제어 신호(y, z)에 따라 선택하여 게이트 구동 신호(VOUT)로 출력한다. 제어 신호 발생부(50)는 상기 카운터(10)의 캐리 신호(x)와 게이트-온 인에이블 신호(OE)를 조합하여 상기 아날로그 스위치(40)로 입력될 제어 신호(y, z)를 발생시킨다.

상기 데이터 발생부(30)는, 상기 스타트 버티칼 신호(STV)와 상기 카운터(10)의 캐리 신호(x)를 논리합하는 OR 게이트(31)와, 상기 OR 게이트(31)의 출력 신호와 상기 디 플립플롭(20)의 출력 신호를 배타-논리합하는 EX-OR 게이트(32)로 이루어져 있다.

상기 제어 신호 발생부(50)는, 상기 게이트-온 인에이블 신호(OE)를 반전시키는 NOT 게이트(51)와, 상기 NOT 게이트(51)의 출력 신호와 상기 카운터(10)의 캐리 신호(x)를 논리곱하는 AND 게이트(52)와, 상기 AND 게이트(52)의 출력 신호를 반전시키는 NOT 게이트(53)로 이루어져 있다.

상기 AND 게이트(52)의 출력 신호(z)는 상기 게이트-오프 전압(VOFF)의 선택을 제어하기 위한 신호로 출력되고, 상기 NOT 게이트(53)의 출력 신호(y)는 상기 게이트-온 전압(VON)의 선택을 제어하기 위한 신호로 출력된다.

상기와 같이 구성되어 있는 이 발명의 실시예에 따른 0번 게이트 라인의 구동 신호 발생 회로의 동작은 다음과 같다.

이 발명은 1번 게이트 라인의 충전 특성과 유지 특성을 개선하기 위한 것으로서, 도 4에 도시된 바와 같은 회로를 통해 인위적으로 0번 게이트 라인의 구동 신호를 발생시키므로 1번 게이트 라인 화소열의 대조비(Contrast Ratio)를 개선할 수 있다.

0번 게이트 라인의 구동 신호를 발생시키는 과정을 설명하기 위하여 먼저 일반적인 액정 표시 장치에서 제어 신호들의 타이밍에 대해 설명하기로 한다.

도 3은 일반적인 액정 표시 장치에서 수직, 수평 동기 신호(Vsync, Hsync)에 대한 데이터 인에이블 신호(DE)의 타이밍도이다.

도 3에 도시되어 있듯이, 프레임(Frame)을 구분하기 위한 수직 동기 신호(Vsync)는 VGA 모드인 경우 구간(a)에 해당하는 524H의 주기를 갖으며, 라인을 구분하기 위한 수평 동기 신호(Hsync)는 프레임 전체에 걸쳐 출력된다.

상기 수직 동기 신호(Vsync)에서, 구간(b, c)에 해당하는 34H 만큼이 지연된 후에 데이터의 출력을 인에이블시키기 위한 데이터 인에이블 신호(DE)가 구간(d)에 해당하는 480H에 걸쳐 출력된다. 상기 데이터 인에이블 신호(DE)가 출력되는 구간(d) 동안에만 각 화소에 충전된 데이터가 디스플레이될 수 있고, 다음에 10H에 해당하는 구간(e)이 존재한다.

따라서, VGA 모드의 경우 하나의 프레임에서 상기 구간(b, c, e)에 해당하는 44H를 제외한 나머지 구간(d) 480H 동안은 게이트 구동 신호가 발생되는 구간이 된다. 그러므로, 바로 전 프레임의 480번째 게이트 구동 신호(Vg₄₈₀)가 출력된 후, 다음 프레임의 1번째 게이트 구동 신호(Vg₁)가 출력될 때까지는 44H 만큼의 시간차가 생기게 된다. 각 모드별 제어 신호들의 타이밍 관계를 구간별로 표1에서 보여주고 있다.

[표 1]

단위 : H

	VGA	SVGA	XGA
a	524	628	806
b	2	4	6
c	32	23	30
d	480	600	768
e	10	1	2

상기 표1에 나타난 바와 같이 해상도가 800×600인 SVGA와 해상도가 1024×768인 XGA에서는 각각 28H, 38H만큼 게이트 구동 신호가 발생되지 않는 구간이 존재한다.

그러므로, VGA 모드인 경우 이 발명의 실시예에 따른 0번 게이트 라인의 구동 신호 발생 회로는, 44진 카운터(10)와 디 플립플롭(20) 그리고 아날로그 스위치(40) 등을 이용하여 바로 전 프레임의 480번째 게이트 구동 신호(Vg₄₈₀)가 출력되고 다음 프레임의 1번째 게이트 구동 신호(Vg₁)가 출력될 때까지 존재하는 44H 만큼의 시간차 문제를 해결한다.

즉, 상기 44진 카운터(10)의 캐리 신호(x)를 이용하는 디 플립플롭(20)은, 게이트 구동 신호가 발생하지 않는 44H 구간 동안만 카운트 인에이블 신호를 발생시킨다. 상기 44진 카운터(10)는 인에이블 신호가 출력되는 구간 동안 44개의 게이트 클럭(CPV)을 카운팅하고, 카운팅이 완료된 후 발생하는 캐리 신호(x)에 의해 상기 아날로그 스위치(40)가 동작한다. 상기 아날로그 스위치(40)가 동작하면 제어 신호(y)에 의해 먼저 게이트-온 전압(VON)이 선택되어 게이트 구동 신호(VOUT)로 출력되는데, 바로 이 신호가 0번 게이트 라인의 구동 신호(Vg₀)가 된다.

도 5는 이 발명의 실시예에 따른 0번 게이트 라인의 구동 신호 타이밍도를 보여준다. 도 5에 도시되어 있는 것처럼, 바로 전 프레임의 480번째 게이트 구동 신호(Vg₄₈₀)가 출력된 후, 다음 프레임의 0번째와 1번째 게이트 구동 신호(Vg₀, Vg₁)가 순차적으로 출력됨으로써 충전 특성과 유지 특성을 개선할 수 있다.

SVGA 모드나 XGA 모드의 경우에도 각각 카운팅하는 게이트 클럭수만 다르게 하면 상기와 동일한 타이밍의 게이트 구동 신호를 얻을 수 있다.

따라서 이 발명의 효과는, 박막 트랜지스터 액정 표시 장치에서 1번 게이트 라인의 선 결함을 제거할 수 있다는 것이다.

Claims (7)

1. 전단 게이트 방식으로 구동되는 박막 트랜지스터 액정 표시 장치에 있어서,

   인에이블 신호가 입력되는 동안 게이트 클럭을 카운팅하는 카운터와;

   입력되는 데이터를 상기 게이트 클럭에 동기시키므로 상기 카운터의 인에이블 신호를 발생시키는 플립플롭과;

   상기 카운터의 캐리(Carry) 신호, 스타트 버티칼 신호(Start Vertical Signal) 및 상기 플립플롭의 출력 신호를 조합하여 상기 플립플롭의 입력 데이터를 발생시키는 데이터 발생부와;

   게이트-온 전압과 게이트-오프 전압을 입력되는 제어 신호에 따라 선택하여 게이트 구동 신호로 출력하는 아날로그 스위치와;

   상기 카운터의 캐리 신호와 게이트-온 인에이블 신호를 조합하여 상기 아날로그 스위치로 입력될 제어 신호를 발생시키는 제어 신호 발생부를 포함하여 이루어져 있는 0번 게이트 라인의 구동 신호 발생 회로.
2. 청구항 1에 있어서, 상기 카운터는, VGA 모드인 경우 44진 카운터인 0번 게이트 라인의 구동 신호 발생 회로.
3. 청구항 1에 있어서, 상기 카운터는, SVGA 모드인 경우 28진 카운터인 0번 게이트 라인의 구동 신호 발생 회로.
4. 청구항 1에 있어서, 상기 카운터는, XGA 모드인 경우 38진 카운터인 0번 게이트 라인의 구동 신호 발생 회로.
5. 청구항 1에 있어서, 상기 플립플롭은, 디 플립플롭인 0번 게이트 라인의 구동 신호 발생 회로.
6. 청구항 1에 있어서, 상기 데이터 발생부는,

   상기 스타트 버티칼 신호와 상기 카운터의 캐리 신호를 논리합하는 OR 게이트와;

   상기 OR 게이트의 출력 신호와 상기 플립플롭의 출력 신호를 배타-논리합하는 EX-OR 게이트로 이루어져 있는 0번 게이트 라인의 구동 신호 발생 회로.
7. 청구항 1에 있어서, 상기 제어 신호 발생부는,

   상기 게이트-온 인에이블 신호를 반전시키는 제1 NOT 게이트와;

   상기 제1 NOT 게이트의 출력 신호와 상기 카운터의 캐리 신호를 논리곱하는 AND 게이트와;

   상기 AND 게이트의 출력 신호를 반전시키는 제2 NOT 게이트로 이루어져 있는 0번 게이트 라인의 구동 신호 발생 회로.