KR100194656B1 - Semiconductor device manufacturing method - Google Patents
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Abstract
부분적으로 단차가 있는 기판 상에 형성된 반도체 소자들 위에 층간 절연막을 적층하는 공정과, 기판으로부터 높이 방향으로 두꺼운 막질 상부가 드러나기 전까지 폴리싱하여 평탄화시키는 공정과, 상기 부분적으로 단차가 있는 형상의 높은 단차 부분에 포토레지스트층을 패턴 형성하고 드러난 상기 층간 절연층을 식각하여 제거하므로써 부분적으로 단차가 있은 기판 표면에 따라 평탄화된 층간 절연층을 형성하여 평타화 및 미세 단차를 없애도록 한 것을 특징으로 하는 반도체 장치 제조방법.Laminating an interlayer insulating film on the semiconductor elements formed on the partially stepped substrate, polishing and planarizing it until a thick film-like upper portion is revealed from the substrate in the height direction, and a stepped high stepped portion Forming a photoresist layer on the substrate and etching the removed interlayer insulating layer to form a planarized interlayer insulating layer according to a partially stepped substrate surface to eliminate flattening and fine steps Manufacturing method.
Description
제1도 (a),(b) 및 제2도는 종래 기술에 따른 층간 절연층 형성을 설명하는 공정도.1 (a), (b) and 2 are process drawings illustrating the formation of an interlayer insulating layer according to the prior art.
제3도는 상기 제1도(a),(b)에 이은 또 다른 종래기술의 공정도를 설명하는 공정도.3 is a process diagram illustrating another prior art process diagram following the above FIGS. 1 (a) and (b).
제4도 (a) ~ (d)는 본 발명의 공정을 설명하는 공정도.4 (a) to (d) are process charts illustrating the process of the present invention.
제5도 (a) ~ (c)는 제4도 공정을 포함한 CMOS 반도체 장치 제조 공정도.5A to 5C are process charts for manufacturing a CMOS semiconductor device including the process of FIG. 4;
제6도 (a) ~ (b)는 제4도 공정을 포함한 CMOS 반도체 장치 제조 공정도이다.6A to 6B are process charts for manufacturing a CMOS semiconductor device including the FIG. 4 process.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 다층 배선 구조를 갖는 반도체 장치의 평탄화 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a planarization process of a semiconductor device having a multilayer wiring structure.
반도체 집적 회로는 다수의 소자가 동일 칩내에 함께 형성되고 소자들끼리 적절한 연결수단으로 상호 연결시켜 일체화 시킨 것이다. 집적회로가 대규모화되고 복잡한 구성을 갖게 되므로 소자간 배선 연결에서 다층으로 연결되는 구조를 취하게 되고 따라서 이러한 다층 배선 구조를 갖는 반도체 장치에 있어서 메탈 라인의 스텝 커버리지가 중요한 요소가 된다. 이것은 디바이스의 전기적인 신뢰도에 중요한 영향을 미치는 요소로 작용하여 이러한 점을 개선시키려는 노력이 진행되어 왔다.In a semiconductor integrated circuit, a plurality of devices are formed together in the same chip, and the devices are integrated by interconnecting each other with appropriate connection means. Since the integrated circuit has a large scale and has a complicated configuration, it takes a structure that is connected in multiple layers in the interconnection between devices, and therefore, step coverage of metal lines becomes an important factor in a semiconductor device having such a multilayer interconnection structure. This is an important factor in the electrical reliability of the device, and efforts have been made to improve this point.
메탈라인의 스텝 커버리지 개선 방법은 궁극적으로 하부 절연층을 평탄화 하거나 메탈 자체의 물성적 특성을 이용하여 개선시키는 방법이 제안되고 있는데 어느 것이든 반도체 제조 공정 과정에서 거시적인 큰 단차와 미시적인 작은단차가 공존하는 과정이 존재하게 되는 경우 전체적인 평탄화를 달성하기가 극히 곤란해 진다.The method of improving the step coverage of the metal line is proposed to eventually improve the planarization of the lower insulating layer or the physical property of the metal itself. When coexisting processes exist, it becomes extremely difficult to achieve overall planarization.
이런 경우 평탄화를 시도하였을 때에도 작은 단차가 잔유하게 되거나 접촉부 및 비아홀(via hole)의 깊이가 달라 보다 깊은 홀에서 메탈이 미매립되어 접촉 물량이 되는 문제를 내재하게 된다.In this case, even when the planarization is attempted, a small step remains, or the depths of the contact portion and the via hole are different, so that the metal is not buried in the deeper hole, thereby causing a problem of contact quantity.
제1도(a) ~ (d)는 상기의 경우에 대한 구체적인 예를 보인 종래의 기술을 나타낸 단면 공정도로서, 거시적인 단차가 존재하는 CMOS 반도체 장치의 제조 공정예이다.1A to 1D are cross-sectional process diagrams showing a conventional technique showing a specific example of the above case, and are examples of manufacturing processes of a CMOS semiconductor device in which macroscopic steps exist.
CMOS는 서로 다른 도전타입의 MOS 트랜지스터를 상호 연결하여 하나의 반도체 장치를 구성시킨 것으로 서로 다른 도전타입의 MOS 소자는 서로 다른 타입의 n-웰과 p-웰 내에 형성된다. 제1도(a)에서 p-웰영역(102)과 n-웰(103) 영역이 전기적인 분리를 위한 소자분리 영역(104)을 경계로 p형 반도체 기판(101)내에 형성되어 있음이 도시되어 있다. 그런데 웰들은 높이가 다르게 단차를 갖고 있고 각 웰에 MOS 소자가 형성되어 있다. p-웰(102)에는 NMOS 트랜지스터로서 게이트 전극(106), 게이트 절연층(105), n형 소오스/드레인 영역(108)을 포함하고 n-웰(203)에는 PMOS 트랜지스터로서 게이트 전극(113), 게이트 절연층(114), p형 소오스/드레인 영역(109)을 포함하고 있다.CMOS is a semiconductor device formed by interconnecting different types of MOS transistors. Different types of MOS devices are formed in different types of n-well and p-well. In FIG. 1A, the p-well region 102 and the n-well 103 region are formed in the p-type semiconductor substrate 101 at the boundary of the device isolation region 104 for electrical separation. It is. Wells, however, have different heights and MOS devices are formed in each well. The p-well 102 includes a gate electrode 106, a gate insulating layer 105, and n as an NMOS transistor. A source / drain region 108, and the n-well 203 includes a gate electrode 113, a gate insulating layer 114, and p as a PMOS transistor. A type source / drain region 109 is included.
기본적인 소자 구성이 형성된 후에 절연을 위한 CVD 방법으로 형성되는 산화막(110)이 적층되고 외부와의 전기적인 연결을 위한 접촉부 형성 공정 및 1차 메탈(111) 적층, 1차 메탈과 도시는 없으나 2차 메탈과의 절연을 위한 CVD 산화막(112)을 형성한다.After the basic device configuration is formed, an oxide film 110 formed by a CVD method for insulation is laminated, and a contact forming process for electrical connection with the outside, and a primary metal 111 stacked, primary metal and not shown, but secondary The CVD oxide film 112 for insulation with the metal is formed.
다음에 제1도 (b)와 같이, 2차 메탈의 스텝 커버리지 개선을 위한 포토레지스트 에치백 공정으로 산화막(112)을 평탄화시키고, 1차 메탈과 2차 메탈의 연결을 위해 비아홀 형성 공정 및 제2차 메탈층 형성으로 다층 배선 구조를 갖는 소정의 반도체 장치가 형성된다.Next, as shown in FIG. 1 (b), the oxide film 112 is planarized by a photoresist etchback process for improving step coverage of the secondary metal, and a via hole forming process and a second hole are connected to connect the primary metal and the secondary metal. By forming the secondary metal layer, a predetermined semiconductor device having a multilayer wiring structure is formed.
제1도 (a)와 (b)는 1차 메탈(111) 상부에 절연층인 CVD 산화막(112)을 적층하고 포토레지스트를 도포하여 에치백 공정에 의한 CVD 산화막의 평탄화 과정에 대한 것으로, 평탄화는 플루오르(fluorine)기와 산소(oxygen) 성분을 포함하는 혼합된 가스의 플라즈마를 사용하여 CVD 산화막과 포토레지스트를 거의 동일한 비율로 에칭하여 진행된다.1 (a) and (b) show a planarization process of a CVD oxide film by an etch back process by laminating a CVD oxide film 112 as an insulating layer on the primary metal 111 and applying a photoresist. The etching proceeds by etching the CVD oxide film and the photoresist at about the same ratio by using a plasma of a mixed gas containing a fluorine group and an oxygen component.
이때 CVD 산화막이 개방(open)되면서 플루오르와 반응하여 SiF와 산소를 발생시키고 추가로 발생된 산소는 레지스트 막을 에칭하는데 기여하게 된다. 개방된 산화막과 포토레지스트의 하부막질의 표면 콘투어(contour)에 기인한 특징적 크기에 따라 다른 에치 비를 나타내게 되고 그 결과로 CVD 산화막 적층시 형성된 미세단차(crevice)(116)가 그대로 남게 된다.At this time, the CVD oxide film is opened and reacts with fluorine to form SiF. And oxygen are generated and the generated oxygen contributes to etching the resist film. According to the characteristic size due to the surface contours of the open oxide film and the lower film quality of the photoresist, different etch ratios are shown. As a result, the crevice 116 formed during the deposition of the CVD oxide film remains.
한편, 제2도는 제1도(a)의 단계에서 평탄화를 위한 포토레지스트 막의 도포없이 CVD막 자체를 그대로 폴리싱(polishing)하여 NMOS 폴리실리콘이 드러나기 전까지 평탄화 시키는 것을 보인 것이다.On the other hand, FIG. 2 shows that in the step of FIG. 1 (a), the CVD film itself is polished as it is without the application of the photoresist film for planarization, and planarized until the NMOS polysilicon is exposed.
이하 각 도면의 참조부호에 있어서 첫단위 숫자는 도면 순서에 의하고 두번째와 세번째 숫자는 동일 구성에 동일 숫자가 할당된다. 따라서 '104'와 '204'는 동일 구성 요소이다.In the following reference numerals of the drawings, the first unit number is in the order of the drawings and the second and third numbers are assigned the same number in the same configuration. Thus, '104' and '204' are identical components.
산화막(212)의 폴리싱은 실리카를 포함하는 연마제인 슬러리를 사용하여 진행하며 기계적인 폴리싱에 의해서 평탄화가 진행된다. 이때 NMOS 소자의 상부만 평탄화되고 PMOS 상부는 CVD 산화막이 적층된 상태로 남게 된다.Polishing of the oxide film 212 proceeds using a slurry which is an abrasive containing silica, and planarization proceeds by mechanical polishing. At this time, only the upper portion of the NMOS device is planarized, and the upper portion of the PMOS is left with the CVD oxide layer stacked.
이것을 고려하여 제3도와 같이 CVD 산화막(312)에 대해 PMOS 상부의 산화막 표면을 NMOS 게이트 폴리실리콘 상부보다 높도록 적층하여 폴리싱할 경우를 생각할 수 있겠으나 이때에는 비아홀 형성을 위한 에칭후 비아홀의 깊이 차이가 심하게 되어 비아홀의 깊이가 큰 경우 2차 메탈이 제대로 채워지지 않는다는 문제를 야기시킨다.Considering this, a case in which the oxide surface of the upper PMOS layer is laminated and polished to be higher than that of the NMOS gate polysilicon layer for the CVD oxide layer 312 as shown in FIG. 3 may be considered. If the via hole is too deep, the secondary metal may not be filled properly.
상기의 종래 기술을 사용하는 평탄화 공정후 발생되는 스텝 커버리지 불량이나 오픈 현상은 반도체 디바이스 제조가 완료된 후 신뢰도를 떨어뜨릴 수 있다.Poor step coverage or open phenomena that occur after the planarization process using the prior art may degrade reliability after semiconductor device fabrication is complete.
본 발명의 목적은 상기한 문제를 해결할 수 있는 평탄화 공정을 제공하는 것으로 본 발명에서는 폴리싱과 에칭 공정을 함께 사용하고 비아홀의 길이 차이를 줄여 거시적인 단차를 유지하면서 미시적인 단차를 제거하므로써 신뢰도 향상 및 공정의 안정화를 갖게하고자 한다.It is an object of the present invention to provide a planarization process that can solve the above problems. In the present invention, the polishing and etching processes are used together, and the difference in the length of the via hole is reduced to maintain the macroscopic step while removing the micro step. To stabilize the process.
본 발명이 달성하고자 하는 바는 근본적으로 막질의 미시적 단차를 제거하는 평탄화이며 이 공정을 다층 배선 구조의 반도체 장치 제조중에 적용하여 신뢰성 있는 장치가 얻어지도록 하는 것이다.The present invention aims to achieve a planarization which essentially eliminates microscopic steps of film quality, and applies this process during fabrication of a semiconductor device having a multi-layered wiring structure to obtain a reliable device.
본 발명의 목적을 달성하는 제조공정은 부분적으로 단차가 있는 기판 상에 형성된 반도체 소자들 위에 층간 절연막을 적층하는 공정과, 기판으로부터 높이 방향으로 두꺼운 막질 상부가 드러나기 전까지 폴리싱하여 평탄화시키는 공정과, 상기 부분적으로 단차가 있는 형상의 높은 단차 부분에 포토레지스트층을 패턴 형성하고 드러난 상기 층간 절연층을 식각하여 제거하므로써 부분적으로 단차가 있는 기판 표면에 따라 평탄화된 층간 절연층을 형성하여 평탄화 및 미세 단차를 없애도록 한 것을 특징으로 한다.The manufacturing process to achieve the object of the present invention is a step of laminating an interlayer insulating film on the semiconductor elements formed on the partially stepped substrate, the step of polishing and planarizing until the top of the thick film in the height direction from the substrate is exposed, By forming a photoresist layer on a high stepped portion having a partially stepped shape and etching and removing the exposed interlayer insulating layer, a flattened interlayer insulating layer is formed according to a partially stepped substrate surface to planarize and fine step. It is characterized by eliminating.
상기의 공정 특징은 다층 배선 구조의 반도체 장치 제조 공정에서 부분적으로 단차가 있는 기판 상에 형성된 반도체 소자들 위에 층간 절연막을 적층하는 공정과, 기판으로부터 높이 방향으로 두꺼운 막질 상부가 드러나기 전까지 폴리싱하여 평탄화시키는 공정과, 상기 부분적으로 단차가 있는 형상의 높은 단차 부분에 포토레지스트층을 패턴 형성하고 드러난 상기 층간 절연층을 식각하여 제거하므로써 부분적으로 단차가 있는 기판 표면에 따라 평탄화된 층간 절연층을 형성하는 평탄화 및 미세 단차를 없애도록 한 것을 특징으로 하는 반도체 장치 제조방법으로 구성됨을 특징으로 한다.The above process features are a step of laminating an interlayer insulating film on semiconductor elements formed on a partially stepped substrate in a semiconductor device manufacturing process of a multi-layered wiring structure, and polishing and planarizing until a thick film-like upper portion is exposed from the substrate in the height direction. And forming a planarized interlayer insulating layer along the surface of the partially stepped substrate by patterning a photoresist layer on the stepped high stepped portion and etching away the exposed interlayer insulating layer. And a method for manufacturing a semiconductor device, characterized in that to eliminate fine steps.
상기 공정을 포함한 CMOS 반도체 장치의 제조 공정은 기판내에 단차 형성된 p웰과 n웰 내에 NMOS 소자와 PMOS 소자를 형성하여 CMOS 반도체를 제조함에 있어서, 소자위에 층간 절연층을 형성하고 게이트 전극 상부가 드러나기 전까지 폴리싱하고 높은 단차의 웰 패턴을 갖는 마스크를 사용하여 낮은 단차 부분의 층간 절연막을 사진 식각하여 평탄화시키는 단계; MOS 소자들의 소오스/드레인 영역에 깊이가 동일한 접촉홀 형성하여 금속 연결부를 패턴 형성하여 금속 배선 공정을 실시하는 단계로 이루어짐을 특징으로 한다.In the process of manufacturing a CMOS semiconductor device including the above process, in forming a CMOS semiconductor by forming an NMOS device and a PMOS device in a p-well and an n-well formed in a substrate, the interlayer insulating layer is formed on the device and the upper surface of the gate electrode is exposed. Photo-etching and planarizing a low stepped interlayer insulating film using a mask polished and having a high stepped well pattern; Forming contact holes having the same depth in the source / drain regions of the MOS devices to form a metal connection portion to perform a metal wiring process.
본 발명의 막질 평탄화 공정은 제4도(a) ~ (d)에 도시되어 있으나 CMOS 장치의 제조예는 단지 일예이며 다른 구조의 장치에도 적용될 수 있음은 주지의 사실이다. 그리고 이에 대한 주요 특징적 공정 수순은 이하 설명되는 바와 같다.Although the film quality planarization process of the present invention is shown in Figs. 4A to 4D, it is well known that the fabrication example of a CMOS device is just one example and can be applied to other structures. And the main characteristic process procedure for this is as described below.
거시적 단차는 제4도(a)에서 웰과 웰끼리의 높이차에 기인하고 이 위에 형성되는 소자들도 단차가 있게 형성된다.The macroscopic step is caused by the height difference between the wells and the wells in FIG. 4 (a), and the elements formed thereon are also formed with the stepped parts.
제4도 (a)는 제1도(a)와 동일하고 현재 CVD 산화막(412)이 형성된 상태를 보이고 있다. 그러나 이러한 거시적인 단차에 대해서는 산화막과 같은 층간 절연층 형성시 작은 단차 쪽은 큰 단차 쪽보다 두껍게 하여 형성하도록 한다. 이것은 적용된 것이 제4도(a)이며 도시된 바와 같이 제1의 메탈(411)의 적층 및 패턴 형성후 낮은 단차 부분인 PMOS 상부의 CVD 산화막(412) 표면을 NMOS 폴리-실리콘 게이트(406) 상부보다 높게 절연층인 CVD 산화막(412)을 충분히 두껍게 적층한다.FIG. 4 (a) is the same as FIG. 1 (a) and shows a state in which a CVD oxide film 412 is formed. However, for such macroscopic steps, when forming an interlayer insulating layer such as an oxide film, the smaller stepped side is formed to be thicker than the larger stepped side. This is applied in FIG. 4A and the surface of the CVD oxide film 412 on the top of the NMOS poly-silicon gate 406, which is the lower stepped portion after the deposition and pattern formation of the first metal 411, is shown. The CVD oxide film 412, which is a higher insulating layer, is stacked sufficiently thicker.
이어서 제4도(b)와 같이 절연층(412)이 평탄화된다. 이것은 본 발명에 따른 CMP(chemical-mechanical polishing; 화학적 및 기계적 폴리싱) 방법을 사용하여 제1의 메탈(411)이 드러나지 않도록 평탄화 하는 것이다.Next, as illustrated in FIG. 4B, the insulating layer 412 is planarized. This is to planarize so that the first metal 411 is not exposed using the chemical-mechanical polishing (CMP) method according to the present invention.
CMP에 대한 구체적인 근거는 'VLSI를 위한 실리콘 프로세싱(silicon processing for the VLSI Era)' 명칭이 Vol. Ⅱ 책자에 238 페이지에 기재되어 있고 저자는 에스.울프 이다.The concrete basis for CMP is the name of 'silicon processing for the VLSI Era'. It is listed on page 238 in the booklet II and the author is S. Wolf.
상기 CMP 방법은 실리카 성분이 포함된 연마제로서 슬러리에 의한 폴리싱이며 그 메카니즘은 화학적인 것에 의한 것 보다 기계적 폴리싱이 주이며 산화막의 단차가 높은 부분부터 폴리싱되고 제일 낮은 부분까지 폴리싱되어 평탄화되는 것에 있다.The CMP method is an abrasive containing a silica component, which is polished by slurry, and its mechanism is mainly mechanical polishing rather than chemical, and is polished and polished from the highest step of the oxide film to the lowest part and planarized.
이와 같이 표면 평탄화를 실시한 후에 제4도(c)와 같이 사진 식각 공정을 실시한다. 그 이유는 상기 폴리싱후 평탄화된 층간 절연층의 두께는 단차로 인해 두께차가 있고 이것을 균일하게 하도록 하기 위해서 실시하는 것이다. 단차 형성시 사용된 마스크가 이 단계에서 다시 사용될 수 있다. 본 예에서 웰 형성시 사용한 마스크로 코팅된 포토레지스트층(413)을 패터닝한 후에 노출된 낮은 단차 부분의 영역에 대해서 즉, PMOS 상부의 CVD 산화막을 건식 에칭이나 습식 에칭으로 두께를 조절한다. 이러한 공정으로 비아 홀 형성 후에 웰 단차에 따른 비아홀의 깊이 차이를 극복할 수 있게 되며 또는 미세단차 등이 없기 때문에 배선 메탈이 균일하게 적층되어 신뢰도를 높이게 되는 것이다.After the surface planarization is performed in this manner, a photolithography process is performed as shown in FIG. The reason for this is that the thickness of the flattened interlayer insulating layer after polishing is different in thickness due to the step, so as to make it uniform. The mask used in forming the step can be used again in this step. In this example, after patterning the photoresist layer 413 coated with the mask used for forming the well, the thickness of the CVD oxide film on the PMOS is controlled by dry etching or wet etching. In this process, after the via hole is formed, it is possible to overcome the depth difference of the via hole according to the well step, or because there is no micro step, the wiring metal is uniformly stacked to increase the reliability.
상기한 본 발명의 공정은 거시단차를 따라 상부 막질이 평탄화되는 공정이며 이 공정은 다른 배선 구조의 반도체 장치의 형성시 적용될 수 있다.The process of the present invention described above is a process in which the upper film quality is flattened along the macroscopic step, and this process can be applied when forming semiconductor devices having different wiring structures.
다음에 다층 배선 구조의 CMOS 반도체 장치 제조에 대한 공정 수순을 설명한다.Next, a process procedure for manufacturing a CMOS semiconductor device having a multilayer wiring structure will be described.
제5도(a)는 거시적 단차가 있는 p-웰(502) 및 n-웰(503) 각각에 NMOS 소자와 PMOS 소자와 PMOS 소자를 형성하고 그 위에 절연층(510)에 대해 본 발명을 적용하여 거시적 단차와 평행하게 평탄화한 것을 나타낸 것이다. 따라서 각 MOS 소자위의 절연층 두께는 단차에 관계없이 동일하다.FIG. 5A illustrates the formation of an NMOS device, a PMOS device, and a PMOS device in each of the p-wells 502 and n-wells 503 having macroscopic steps, and the present invention is applied to the insulating layer 510 thereon. To flatten in parallel with the macroscopic step. Therefore, the thickness of the insulating layer on each MOS element is the same regardless of the level difference.
이어서 제5도(b)와 같이 제1의 금속층이 소오스/드레인 영역과 연결되도록 접촉홀을 형성하고 금속층(511)을 패터닝한다.Next, as shown in FIG. 5B, contact holes are formed to connect the first metal layer with the source / drain regions, and the metal layer 511 is patterned.
다음에 제2의 금속층의 형성을 위해 제3도(c)와 같이 형성되기 위해서 제5도(b)의 단계에서 다시 본 발명의 평탄화 공정을 적용한다. 즉 제5도(b)의 단계에서 전면에 절연막을 형성하고 폴리싱 및 사진 식각으로 절연층(512)에 대한 표면 평탄화에 이어 접촉홀 및 제2 금속층(513)을 형성하는 것이다.Next, the planarization process of the present invention is applied again in the step of FIG. 5 (b) to form the second metal layer as shown in FIG. 3 (c). In other words, in the step of FIG. 5B, an insulating film is formed on the entire surface, and the contact hole and the second metal layer 513 are formed after the surface planarization of the insulating layer 512 by polishing and photolithography.
따라서 접촉홀 길이가 동일하여 공정 적용이 수월하고 신뢰성이 향상되며 또한 미세단차가 없는 장치가 얻어진다.Therefore, the same contact hole length allows for easier process application, improved reliability, and no microstep.
제5도(a)에서 절연층(510)은 게이트 전극 부분에서 비교적 얇기 때문에 후속 공정으로 영향을 받을 수 있다. 이러한 것을 고려한다면 제6도에 보인 바와 같이 게이트 전극 패턴 형성시 사용했던 마스크를 사용하여 패턴된 포토레지스트층(614)에 의한 식각 작업으로 절연층(610)을 일부 제거하여 두께를 게이트 전극(600) 부분 위의 절연층 두께와 동일하게 가져갈 수 있고 이 상태에서 제5도(b) ~ (c)와 같은 일련의 공정을 사용하여 제6도(b)와 같은 반도체 장치를 얻을 수 있다. 따라서 게이트 전극 위의 충분한 두께의 절연층을 얻게 되어 게이트 전극이 보호된다.In FIG. 5A, since the insulating layer 510 is relatively thin in the gate electrode portion, the insulating layer 510 may be affected by a subsequent process. Considering this, as shown in FIG. 6, the insulating layer 610 is partially removed by etching the patterned photoresist layer 614 using the mask used to form the gate electrode pattern, thereby reducing the thickness of the gate electrode 600. The same thickness as the insulating layer on the part 3) can be taken and in this state, a semiconductor device as shown in FIG. 6 (b) can be obtained using a series of processes as shown in FIGS. 5 (b) to 5 (c). Thus, an insulating layer having a sufficient thickness over the gate electrode is obtained to protect the gate electrode.
본 발명에 따라서 거시적 단차에 따른 후속 공정의 스텝 커버리지 문제를 개선하여 신뢰성이 있는 공정에 의해 제품 특성이 향상될 수 있다. 또는 미세 단차의 제거 및 접촉홀의 깊이를 균일하게 가져갈 수 있어 전기적 연결이 대폭 개선되고 따라서 제품의 성능 향상의 효과가 있다.According to the present invention, the product characteristics can be improved by a reliable process by improving the step coverage problem of the subsequent process according to the macroscopic step. Alternatively, the removal of the fine step and the depth of the contact hole can be brought uniformly, thereby greatly improving the electrical connection and thus improving the performance of the product.
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| KR940012510A KR940012510A (en) | 1994-06-23 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101353837B1 (en) * | 2011-11-24 | 2014-01-21 | 주식회사 포스코 | Bonding method between metal substrate and semiconductor substrate and semiconductor device manufactured by the method |
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1992
- 1992-11-06 KR KR1019920020808A patent/KR100194656B1/en not_active IP Right Cessation
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Also Published As
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| KR940012510A (en) | 1994-06-23 |
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