KR100191460B1 - Data sensing circuit control method - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 데이터 감지 회로에 관한 것으로, 데이터 라인들(10)과, 데이터 감지 증폭기(20), 사이즈가 상이한 2개의 트랜지스터들로 이루어지고 데이터 감지 증폭기(20)에 전류를 가변적으로 공급하기 위한 전류 공급 회로(30) 및, 이 전류 공급 회로(30)를 통하여 데이터 감지 증폭기(20)의 동작을 제어하기 위한 제어 회로(40)로 구성되는 데이터 감지 회로에서, 제어 회로(40)는 데이터 감지 명령이 입력된 후 데이터 라인들에 읽고자 하는 유효한 데이터가 실리기 이전에는 전류 공급 회로(30)를 제어함으로써 데이터 감지 증폭기(20)에 공급되는 전류의 양을 최소로 억제하고 있다가 데이터 라인들(10)에 유효한 데이터가 실리게되는 시점부터 전류 공급 회로(30)를 제어함으로써 데이터 감지 증폭기(20)로 최대 전류가 공급되도록 하여 데이터 라인들(10)에 실린 데이터가 고속으로 감지 증폭되게 하며, 데이터 감지 증폭 동작이 완료되면 제어 회로(40)는 다시 전류 공급 회로(30)를 제어함으로써 데이터 감지 증폭기(20)로 최소 전류가 공급되게 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data sensing circuit of a semiconductor memory device, and includes a data line 10, a data sense amplifier 20, and two transistors of different sizes and variably supply current to the data sense amplifier 20. In the data sensing circuit composed of a current supply circuit 30 for supplying and a control circuit 40 for controlling the operation of the data sense amplifier 20 through the current supply circuit 30, the control circuit 40 After the data sense command is input, but before valid data to be read on the data lines is controlled, the current supply circuit 30 is controlled to minimize the amount of current supplied to the data sense amplifier 20. From the point at which valid data is loaded on the lines 10, the current supply circuit 30 is controlled so that the maximum current is supplied to the data sense amplifier 20 so that the data is supplied. The data loaded on the lines 10 is sensed and amplified at high speed. When the data sense amplification operation is completed, the control circuit 40 again controls the current supply circuit 30 to supply the minimum current to the data sense amplifier 20. To be.
Description
제1도는 종래의 기술에 따른 데이터 감지 회로의 동작 타이밍도.1 is an operation timing diagram of a data sensing circuit according to the prior art.
제2도는 본 발명에 따른 데이터 감지 회로의 실시예의 회로도.2 is a circuit diagram of an embodiment of a data sensing circuit according to the present invention.
제3도는 본 발명에 따른 데이터 감지 회로의 동작 타이밍도.3 is an operation timing diagram of a data sensing circuit according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 데이터 라인 20 : 데이터 감지 증폭기10: data line 20: data sense amplifier
30 : 전류 공급 회로 40 : 제어 회로30: current supply circuit 40: control circuit
42 : 로직 회로 44 : 펄스 발생기42: logic circuit 44: pulse generator
46 : 지연 회로46: delay circuit
본 발명은 반도체 메모리 장치의 데이터 감지 회로에 관한 것이다.The present invention relates to a data sensing circuit of a semiconductor memory device.
반도체 메모리 장치의 데이터 감지 회로는 메모리 셀 어레이로부터 출력되는 데이터가 실리는 데이터 라인들과, 이 데이터 라인들에 실린 데이터의 로직 레벨(logic level)을 감지하기 위한 데이터 감지 증폭기 및, 이 데이터 감지 증폭기의 동작을 제어하기 위한 제어 회로로 구성된다.The data sensing circuit of a semiconductor memory device includes data lines carrying data output from a memory cell array, a data sensing amplifier for sensing a logic level of data carried on the data lines, and the data sensing amplifier. It consists of a control circuit for controlling the operation of the.
제1도에 도시된 바와 같이, 외부로부터 반도체 메모리 장치에 대한 읽기 동작(read operation)을 수행하기 위한 명령(command), 예를 들면, 비동기형(asynchronous) DRAM의 경우에는 RAS(row address strobe)와 CAS(column address strobe) 및 WE(word line enable) 신호들의 조합, 동기형(synchronous) DRAM의 경우에는 어드레스에 대응되는 CAS 명령이 입력되면, 일정한 시간이 경과한 후에 메모리 셀 어레이의 비트 라인(bit line)들이 특정한 데이터 라인들과 전기적으로 연결된다. 이때, 비트 라인들을 데이터 라인들과 전기적으로 연결하기 위해서 비트 라인들과 데이터 라인들 사이에 연결되어 있는 CSL 게이트(column select gate)들이 '턴-온(turn-on)'된다. 이와 같이, CSL 게이트가 '턴-온'되면, 각 비트 라인에 유기되어 있던 전압은 해당 데이터 라인으로 전달되어 데이터 라인들 사이에 전압차가 발생하거나 비트 라인들 간의 전압차에 의해 데이터 라인들 간에 전류차가 발생되고, 데이터 감지 인에이블 신호(DAS_EN)에 따라 데이터 감지 회로의 감지 증폭 동작이 수행된다. 전자의 방식은 데이터 감지 회로로서 전압 감지형(voltage sensing type)의 데이터 감지 회로가 채용된 반도체 메모리 장치의 경우에 해당하고, 후자의 방식은 전류 감지형(current sensing type)의 데이터 감지 회로가 채용된 장치의 경우에 해당한다. 이런 방식들에 따른 제어 회로 및 데이터 감지 회로는 본 발명이 적용되는 반도체 메모리 설계 분야에서 이미 널리 알려져 사용되어 온 기술이다.As shown in FIG. 1, a command for performing a read operation on a semiconductor memory device from outside, for example, a row address strobe (RAS) in the case of an asynchronous DRAM. And a combination of column address strobe (CAS) and word line enable (WE) signals, and in the case of synchronous DRAM, when a CAS command corresponding to an address is input, the bit line of the memory cell array after a predetermined time has elapsed. bit lines are electrically connected to specific data lines. In this case, in order to electrically connect the bit lines with the data lines, CSL gates connected between the bit lines and the data lines are 'turned on'. As such, when the CSL gate is 'turned on', the voltage induced in each bit line is transferred to the corresponding data line to generate a voltage difference between the data lines or a current between the data lines due to the voltage difference between the bit lines. A difference is generated and a sense amplification operation of the data sensing circuit is performed according to the data sensing enable signal DAS_EN. The former method corresponds to the case of a semiconductor memory device employing a voltage sensing type data sensing circuit as a data sensing circuit, and the latter method employs a current sensing type data sensing circuit. This is the case with devices. Control circuits and data sensing circuits in accordance with these schemes are well known and used in the field of semiconductor memory design to which the present invention is applied.
데이터 라인에 실린 데이터가 제대로 감지되기 위해서는 데이터 라인에 일정한 수준의 전압차 혹은 전류차가 발생되어야 한다. 또한 데이터 감지 회로가 이 전압차 혹은 전류차를 고속으로 감지하여 증폭할 수 있도록 하기 위해서는 데이터 감지 회로 자체의 응답 속도를 빠르게 해야 하므로 데이터 감지 회로에 공급되는 파워(power)를 일정 수준 이상으로 유지하여야 한다. 통상적인 DRAM의 감지 회로에 의해 소모되는 전류량은 대개 수 백 ㎂ 이상인 데, 특히 데이터 라인들간의 전류차를 감지하는 전류 감지형의 경우에는 약 1㎂ 내외가 되고 있다. 따라서, 반도체 메모리 장치의 주어진 시간당 데이터 입출력 처리량(data input/output bandwidth)을 높이기 위해 입출력 단자 수를, 예를 들어, 32배 정도로 증대시키는 경우에는 해당 반도체 메모리 장치가 적어도 32개의 데이터 감지 회로들을 필요로 하기 때문에, 이 감지 회로들에 의해 소모되는 전류가 32㎂까지 증가할 수 있다는 것에 주목해야 한다. 반면, 소모 전류량이 상대적으로 작은 전압감지형의 데이터 감지 회로를 사용하는 경우에는 전류 감지형을 사용하는 경우보다 전류 소모를 줄일 수는 있겠으나 이때의 소비 전류도 만족스러울 만큼의 작은 크기를 갖는 것은 아니다. 게다가, 전압 감지형의 데이터 감지 회로는 전류 감지형에 비해 응답 속도가 떨어지므로 주어진 시간당 데이터 처리량(bandwidth)이 감소되는 것을 감수해야 한다.In order for the data on the data line to be properly detected, a certain level of voltage or current difference must occur on the data line. In addition, in order for the data sensing circuit to sense and amplify the voltage difference or the current difference at high speed, the response speed of the data sensing circuit itself must be increased. Therefore, the power supplied to the data sensing circuit must be maintained at a certain level or higher. do. The amount of current consumed by a conventional DRAM sensing circuit is usually several hundreds of microwatts or more. In particular, in the case of a current sensing type that senses a current difference between data lines, it is about 1 microwatt. Therefore, in order to increase the number of input / output terminals, for example, 32 times, in order to increase the data input / output bandwidth per given time of the semiconductor memory device, the semiconductor memory device needs at least 32 data sensing circuits. It should be noted that the current consumed by these sensing circuits can increase up to 32 mA. On the other hand, in the case of using a voltage sensing data sensing circuit having a relatively small amount of current consumption, the current consumption can be reduced more than in the case of using the current sensing type, but the current consumption is also small enough. no. In addition, the voltage sensing data sensing circuit has a lower response speed than the current sensing type, and therefore, the data throughput per given time must be reduced.
본 발명의 목적은 데이터 감지 회로의 소모 전류량을 줄이면서도 고속동작이 가능하도록 하는 데이터 감지 회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a data sensing circuit which enables high speed operation while reducing the amount of current consumption of the data sensing circuit.
메모리 셀에 연결되는 데이터 라인들에 실린 데이터를 감지 증폭하는 데이터 감지 증폭기 회로를 가지는 반도체 메모리 장치의 데이터 감지 회로는 일정한 주기를 가지는 클럭신호와 데이터 독출을 알리는 데이터 독출 명령 신호를 받아들여서 상기 데이터 감지 증폭기 회로로 공급되는 전류의 양을 제어하기 위한 제1 및 제2제어신호들을 발생하는 제어 회로와; 상기 데이터 감지 증폭기 회로와 접지 사이에 연결되며, 상기 제1 제어 신호에 따라 스위치 온/오프 되는 제1 NMOS 트랜지스터 및; 상기 데이터 감지 증폭기 회로와 상기 접지 사이에 연결되며, 상기 제2제어 신호에 따라 스위치 온/오프 되고 상기 제1 NMOS 트랜지스터보다 작은 전류공급 능력을 가지는 제2 NMOS 트랜지스터를 포함한다.A data sensing circuit of a semiconductor memory device having a data sensing amplifier circuit for sensing and amplifying data carried on data lines connected to a memory cell receives a clock signal having a predetermined period and a data read command signal informing of data reading to sense the data. A control circuit for generating first and second control signals for controlling the amount of current supplied to the amplifier circuit; A first NMOS transistor coupled between the data sense amplifier circuit and ground and switched on / off in accordance with the first control signal; A second NMOS transistor connected between the data sense amplifier circuit and the ground and switched on / off according to the second control signal and having a current supply capability smaller than that of the first NMOS transistor.
본 발명의 실시예에 있어서, 상기 제어 회로는 상기 클럭 신호와 상기 독출 명령 신호를 논리적으로 조합하는 로직 회로와, 상기 로직 회로의 출력에 응답하여 펄스 신호로서 상기 제1 제어 신호를 발생하는 펄스 발생기 및, 상기 독출 명령 신호를 지연시켜 상기 제2 제어 신호를 출력하는 지연 회로로 구성된다.In an embodiment of the present invention, the control circuit includes a logic circuit for logically combining the clock signal and the read command signal, and a pulse generator for generating the first control signal as a pulse signal in response to an output of the logic circuit. And a delay circuit for delaying the read command signal and outputting the second control signal.
이제부터는, 본 발명에 대해 상세히 설명하겠다. 본 발명의 요지는 데이터 감지 회로의 공급 전류를 제어하기 위한 제어 신호의 시간적 차이를 어떻게 적절히 제어하는 가에 있다. 제2도에는 본 발명을 실현하는 데 필요한 데이터 감지 회로의 구성이 도시되어 있다. 제2도를 참조하면, 본 발명의 데이터 감지 회로는 데이터 라인들(10)과, 4개의 트랜지스터들(MP1,MP2,MN1,MN2)로 이루어지는 데이터 감지 증폭기(20), 사이즈가 상이한 2개의 NMOS 트랜지스터들(MN3,MN4)(즉, 서로 상이한 전류 구동 능력 (또는 전류 공급 능력)을 갖는 트랜지스터들)로 이루어지고 데이터 감지 증폭기 회로(20)에 전류를 가변적으로 공급하기 위한 전류 공급 회로(30) 및, 상기 전류 공급 회로(30)를 제어하기 위한 제어 회로(40)로 구성된다. 상기 제어 회로(40)는 상기 클럭 신호 (CLK)와 상기 독출 명령 신호(PREAD)를 논리적으로 조합하는 로직 회로(42)와, 상기 로직 회로(42)의 출력에 응답하여 펄스 신호로서 상기 제1제어 신호(PMAX)를 발생하는 펄스 발생기(44) 및, 상기 독출 명령 신호(PREAD)를 지연시켜 상기 제2 제어 신호(PMIN)를 출력하는 지연 회로(46)로 이루어졌다. 상기 로직 회로(42)는 하나의 NAND 게이트(G1)와 3개의 인버터들(INV1, INV2, INV3)로 구성되고, 상기 펄스 발생기(44)는 하나의 NAND 게이트(G2)와 4개의 인버터들(INV4, INV5, INV6, INV7)로 이루어졌다. 그리고, 상기 지연 회로(46)는 직렬 연결된 4개의 인버터들(INV8, INV9, INV10, INV11)로 구성된다. 여기서, 트랜지스터 MN3는 트랜지스터 MN4보다 큰 사이즈로 형성됨으로써 보다 큰 전류 구동 능력을 갖는다. 상기 제어 회로(40)는 명령(command)이 입력된 후 데이터 라인들에 읽고자 하는 유효한 데이터(valid data)가 실리기 이전에는 전류 공급 회로를 제어함으로써 데이터 감지 증폭기(20)에 공급되는 전류의 양을 최소로 억제하고 있다가 데이터 라인들(10)에 유효한 데이터가 실리게 되는 시점부터 상기 전류 공급 회로(30)를 제어함으로써 데이터 감지 증폭기(20)로 최대 전류가 공급되도록 하여 데이터 라인들(10)에 실린 데이터가 고속으로 감지 증폭되게 한다. 데이터 감지 증폭 동작이 완료되면 제어 회로(40)는 다시 전류 공급 회로(30)를 제어함으로써 데이터 감지 증폭기(20)로 최소 전류가 공급되게 한다.The present invention will now be described in detail. The gist of the present invention is how to properly control the time difference of the control signal for controlling the supply current of the data sensing circuit. 2 shows the configuration of a data sensing circuit necessary to implement the present invention. Referring to FIG. 2, the data sensing circuit of the present invention includes a data sense amplifier 20 including data lines 10, four transistors MP1, MP2, MN1, and MN2, and two NMOSs having different sizes. Current supply circuit 30 which consists of transistors MN3 and MN4 (ie, transistors having different current driving capability (or current supply capability)) and which variably supplies current to data sense amplifier circuit 20. And a control circuit 40 for controlling the current supply circuit 30. The control circuit 40 includes a logic circuit 42 for logically combining the clock signal CLK and the read command signal PREAD, and the first as a pulse signal in response to an output of the logic circuit 42. A pulse generator 44 for generating a control signal PMAX and a delay circuit 46 for outputting the second control signal PMIN by delaying the read command signal PREAD. The logic circuit 42 includes one NAND gate G1 and three inverters INV1, INV2, and INV3, and the pulse generator 44 includes one NAND gate G2 and four inverters ( INV4, INV5, INV6, INV7). In addition, the delay circuit 46 includes four inverters INV8, INV9, INV10, and INV11 connected in series. Here, the transistor MN3 has a larger current driving capability by being formed in a larger size than the transistor MN4. The control circuit 40 controls an amount of current supplied to the data sense amplifier 20 by controlling the current supply circuit after a command is input and before valid data to be read on the data lines is read. Is suppressed to the minimum and the maximum current is supplied to the data sense amplifier 20 by controlling the current supply circuit 30 from the time when valid data is loaded on the data lines 10 so that the data lines 10 are supplied. This allows the data contained in) to be sensed and amplified at high speed. When the data sense amplification operation is completed, the control circuit 40 again controls the current supply circuit 30 so that the minimum current is supplied to the data sense amplifier 20.
비동기형 DRAM의 경우, 데이터 감지 증폭기(20)가 유효한 데이터를 감지할 수 있는 시간은 외부로부터 입력되는 어드레스의 변화 시점으로부터 결정될 수 있다. 외부 어드레스가 변화하였다는 것은 새로운 데이터가 데이터 라인들(10)에 전달될 가능서이 있다는 것을 의미하므로 외부 어드레스가 해당 데이터 라인에 데이터를 전달하는 시간에 맞추어 데이터 감지증폭기(20)에 공급되는 전류를 극대화시켜 주면 된다. 이때, 어드레스가 변화하였음을 감지하는 방법은 ATD(address transition detection)라는 기술을 이용하여 쉽게 구현할 수 있으며, 이러한 ATD는 본 발명이 적용되는 분야에서 이미 널리 사용되어온 기술이므로 그 실현에는 전혀 문제가 없다.In the case of an asynchronous DRAM, the time at which the data sense amplifier 20 can detect valid data may be determined from a change point of an address input from the outside. The change in the external address means that there is a possibility that new data can be delivered to the data lines 10, so that the current supplied to the data sense amplifier 20 is adjusted in time with the external address delivering data to the corresponding data line. Maximize it. In this case, a method of detecting that the address has been changed can be easily implemented by using a technique called address transition detection (ATD), and since such ATD has been widely used in the field to which the present invention is applied, there is no problem in its realization. .
동기형 DRAM의 경우에는, 모든 데이터가 외부의 클럭(CPU에서 사용되는 클럭)에 대해 동기되어 입출력되므로 이 클럭이 입력되는 것에 응답하여 데이터 라인에 유효 데이터가 실리게 된다. 따라서, 데이터 감지 증폭기(20)에 대한 최대 전류 공급 시기도 이 클럭에 동기되어 결정되도록 하여 이 클럭의 입력으로부터 소정의 시간이 경과한 후에 최대 전류의 공급이 이루어지도록 하면 된다.In the case of a synchronous DRAM, all data are inputted and output in synchronization with an external clock (clock used by a CPU), so that valid data is loaded on the data line in response to the input of the clock. Therefore, the maximum current supply timing to the data sense amplifier 20 may also be determined in synchronization with this clock so that the maximum current is supplied after a predetermined time has elapsed from the input of the clock.
데이터 감지 증폭기(20)가 위와 같이 최대 전류를 공급받아서 고속으로 데이터를 감지 증폭한 후에는, 다시 데이터 감지 증폭기(20)에 최소 전류만이 공급되도록 함으로써 데이터 감지 증폭기(20)가 이미 감지한 데이터의 로직 레벨을 계속 유지하도록 한다. 이로써, 데이터 감지 증폭기(20) 다음의 데이터 경로는 전혀 영향을 받지 않으면서 파워 소모도 최소화된다. 데이터 감지 증폭기에 최소 전류를 공급할 수 있는 시점은 데이터 감지 증폭기 자체의 응답 속도 및 데이터 감지 증폭기 다음에 배치되는 로직 등에 의해 결정된다. 예컨대, 데이터 감지 증폭기 다음에 래치(latch) 등이 배치되는 경우, 이 래치가 유효 데이터를 래치한 후에 즉시 데이터 감지 증폭기를 최소 전류 공급 상태로 제어할 수 있으며, 이러한 래치가 없는 경우에는 데이터 감지 증폭기기가 유효 데이터를 감지 증폭할 수 있는 시간을 미리 알 수 있으므로 이 시간에 맞추어 자동으로 (self-timed) 제어할 수 있다.After the data sense amplifier 20 receives the maximum current and senses and amplifies the data at high speed, the data sensed by the data sense amplifier 20 is again sensed by supplying only the minimum current to the data sense amplifier 20 again. Let's keep the logic level of This minimizes power consumption without affecting the data path following the data sense amplifier 20 at all. The point at which the minimum current can be supplied to the data sense amplifier is determined by the response speed of the data sense amplifier itself and logic placed after the data sense amplifier. For example, if a latch or the like is placed after the data sense amplifier, the latch can control the data sense amplifier to a minimum current supply immediately after latching the valid data, or without the data sense amplifier. The device knows in advance how long it can detect and amplify valid data, allowing self-timed control.
최소 전류 공급 상태에서 데이터 감지 증폭기(20)로는 전혀 전류가 공급되지 않도록 할 수도 있으나, 이 경우에는 데이터 감지 회로가 실질적으로 부동작 상태에 있게 되기 때문에 다음 사이클에서 읽어 내야할 유효 데이터에 대한 응답 속도가 낮아질 우려가 있다. 따라서, 데이터 감지 증폭기가 다음 데이터를 읽어낼 때의 응답 속도의 저하를 방지하기 위해서는 최소 전류 공급 상태에서 데이터 감지 증폭기가 유효 데이터 출력 상태를 유지할 수 있는 최소 전류를 계속 공급해 주어야 한다. 최대 전류 공급 상태와 최소 전류 공급 상태를 어떻게 유지할 것인가 그리고 데이터 감지 증폭기에 전류를 공급하는 전류 공급 회로를 어떻게 제어할 것인가에 대한 제어 및 공급 회로들이 여러 가지가 있을 수 있겠으나 결국 이 방법들은 데이터를 고속으로 읽어내야 하는 시간 구간과 이 구간이 경과한 후의 시간 구간에서 데이터 감지 증폭기로 각각 공급되는 전류량을 조절한다는 본 발명의 범위 내에 모두 포함된다.In the minimum current supply state, no current can be supplied to the data sense amplifier 20, but in this case the response speed for valid data to be read in the next cycle since the data sense circuit is substantially inactive. May be lowered. Therefore, in order to prevent the response speed of the data sense amplifier from reading the next data, the data sense amplifier must continuously supply the minimum current that can maintain the effective data output state at the minimum current supply state. There may be a number of control and supply circuits on how to maintain the maximum current supply and minimum current supply conditions and how to control the current supply circuits that supply current to the data sense amplifiers. It is included within the scope of the present invention that the amount of current supplied to the data sense amplifiers is adjusted in the time intervals to be read at high speed and in the time intervals after this interval has elapsed.
제3도에는 본 발며의 데이터 감지 회로의 바람직한 실시예에 따른 데이터 감지 회로의 동작 타이밍이 도시되어 있다. 제3도를 참조하면서 본 실시예에 대해 상세히 설명하면 다음과 같다.3 shows the operation timing of the data sensing circuit according to the preferred embodiment of the present data sensing circuit. The present embodiment will be described in detail with reference to FIG. 3.
먼저, 반도체 메모리 장치가 연속적인 출력 모드로 동작할 때, 반도체 메모리 장치의 외부로부터 반도체 메모리 장치로 데이터 감지 명령(즉 어드레스 또는 소정의 클럭)이 입력되어 해당 데이터 라인(10)에 유효 데이터가 여기되면, 데이터 감지 회로의 제어 회로(40)는 소정의 제1시간(T1)동안 데이터 감지 증폭기(20)로 최대 전류를 공급하기 위한 제1제어 신호(PMAX)를 발생시킨다.First, when the semiconductor memory device operates in a continuous output mode, a data sensing command (that is, an address or a predetermined clock) is input from the outside of the semiconductor memory device to the semiconductor memory device so that valid data is excited on the corresponding data line 10. The control circuit 40 of the data sensing circuit generates a first control signal PMAX for supplying a maximum current to the data sensing amplifier 20 for a predetermined first time T1.
데이터 감지 증폭기(20)가 데이터 라인(10)에 실린 상기 유효 데이터를 감지 증폭한 후로부터 다음 데이터 감지 명령에 따른 새로운 유효 데이터가 데이터 라인에 여기되기 전까지의 제2시간(T2) 동안에는, 제어 회로(40)가 데이터 감지 증폭기(20)로 최소 전류를 공급하기 위한 제2 제어 신호(PMIN)를 발생한다. 이때, 상기 제2 제어 신호(PMIN)는 상기 제1시간(T1)동안에도 발생되게 할 수도 있다.During the second time T2 after the data sense amplifier 20 senses and amplifies the valid data carried on the data line 10 and before the new valid data according to the next data sense command is excited on the data line, the control circuit 40 generates a second control signal PMIN for supplying a minimum current to the data sense amplifier 20. In this case, the second control signal PMIN may be generated even during the first time T1.
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