KR100190044B1 - Etching method of gate insulated film in thin film transistor - Google Patents
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Abstract
상부에 게이트전극이 탑재된 TFT의 게이트절연막에 대한 식각방법에 대해 기재되어 있다. 본 발명의 박막트랜지스터의 게이트절연막 식각방법은 유리기판 상에 반도체층 및 게이트절연막을 차례로 적층하는 단계와, 상기 게이트절연막 위에 게이트전극을 형성하는 단계와, 상기 게이트전극의 둘레를 따라 스페이서를 형성하는 단계와, 상기 스페이서를 식각마스크로 적용하여 게이트절연막을 식각함으로써 반도체층을 노출시키는 단계와, 상기 노출된 반도체층내에 소오스전극과 드레인전극을 형성하는 단계를 구비하여 이루어진 것을 특징으로 한다.And a method of etching the gate insulating film of the TFT on which the gate electrode is mounted is described. A method of etching a gate insulating film of a thin film transistor according to the present invention includes the steps of sequentially laminating a semiconductor layer and a gate insulating film on a glass substrate; forming a gate electrode on the gate insulating film; forming a spacer Exposing the semiconductor layer by etching the gate insulating film using the spacer as an etching mask, and forming a source electrode and a drain electrode in the exposed semiconductor layer.
따라서, 본 발명에 의한 박막트랜지스터의 게이트절연막 식각방법에 의하면, 채널영역 상부의 게이트절연막의 언더 컷이 방지된 균일한 게이트절연막의 식각을 수행할 수 있게 된다.Therefore, according to the method of etching a gate insulating film of a thin film transistor according to the present invention, it is possible to perform etching of a uniform gate insulating film which is prevented from undercutting the gate insulating film above the channel region.
Description
제1도는 상부에 게이트전극을 탑재한 일반적인 박막트랜지스터의 개략적인 모습을 나타낸 단면도.FIG. 1 is a cross-sectional view schematically showing a general thin film transistor having a gate electrode mounted thereon.
제2도 및 제3도는 게이트절연막을 건식 식각방법 및 습식 식각방법에 따라 식각한 후의 모습을 개략적으로 나타낸 단면도.FIGS. 2 and 3 are cross-sectional views schematically showing a state after the gate insulating film is etched according to a dry etching method and a wet etching method. FIG.
제4a도 내지 제4e도는 본 발명에 의한 박막트랜지스터의 제조방법을 나타낸 공정순서도.4A to 4E are process flow diagrams illustrating a method of manufacturing a thin film transistor according to the present invention.
본 발명은 박막트랜지스터(TFT:Thin Film Transistor); 액정표시장치(LCD:Liquid Crystal Display)의 제조방법에 관한 것으로, 특히 TFT의 게이트절연막에 대한 식각방법에 관한 것이다.The present invention relates to a thin film transistor (TFT); The present invention relates to a method of manufacturing a liquid crystal display (LCD), and more particularly, to a method of etching a gate insulating film of a TFT.
화상정보시대에서 정보전달의 주 매개체인 표시장치의 퍼스널(personal)화, 스페이스(space) 절약화의 요구에 부응하여 지금까지 표시장치의 주종이었던 거대한 음극선관(CRT: Cathode-Ray Tube)을 대신하여 LCD, PDP(Plasma Display Panel), EL(Electro-Luminescence)등 각종 평판 표시장치가 개발되어 왔다. 그 중에서도 특히 LCD는 전기장에 의하여 분자의 배열이 변화하는 액정의 광학적 성질을 이용하는 액정기술과 반도체기술을 융합한 표시장치로서 평판 표시장치의 대명사로 불리고 있다. 이러한 LCD의 스위칭소자로 상용되고 있는 TFT중 상부에 게이트전극을 탑재한 TFT의 개략적인 단면도를 제1도에 도시하였다.In response to the demand for personalization and space saving of the display device which is the main mediator of information transmission in the image information age, a huge cathode ray tube (CRT) Various flat panel display devices such as LCD, PDP (Plasma Display Panel) and EL (Electro-Luminescence) have been developed. Particularly, LCD is a display device which is a fusion of liquid crystal technology and semiconductor technology which utilizes the optical properties of liquid crystal in which the arrangement of molecules is changed by an electric field, and is referred to as a flat panel display. FIG. 1 is a schematic cross-sectional view of a TFT in which a gate electrode is mounted on an upper portion of the TFT commonly used as a switching element of such an LCD.
제1도를 참조하면, 먼저 유리기판(100)상에 TFT의 채널(channel)로 사용되는 반도체층(10)이 형성되어 있고, 이 반도체층(10)위에 게이트절연막(12)을 개재한 게이트전극(14)이 형성되어 있다. 또한, 상기 게이트전극(14)을 중심으로 양쪽의 반도체층내에 소오스층내에 소오스영역(20) 및 드레인영역(21)이 형성되어 있다.1, a semiconductor layer 10 to be used as a channel of a TFT is formed on a glass substrate 100. A gate insulating film 12 is formed on the semiconductor layer 10, An electrode 14 is formed. A source region 20 and a drain region 21 are formed in the source layer in both semiconductor layers with the gate electrode 14 as a center.
이와 같이 상부에 게이트전극(14)을 탑재한 방식의 TFT를 제작함에 있어서, 상기 게이트절연막(12)은 소오스영역(20) 및 드레인영역(21)과 게이트전극(14)간의 전류흐름을 차단하고, 상기 반도체층(10)에 필드(field)를 유기시키는 등의 중요한 역할을 담당하고 있다.The gate insulating film 12 blocks the current flow between the source region 20 and the drain region 21 and the gate electrode 14 in manufacturing a TFT in which the gate electrode 14 is mounted on the upper portion, , And a field is formed in the semiconductor layer (10).
그리고, 상기와 같은 구성을 구비한 TFT의 소오스영역(20) 및 드레인영역(21)은, 제1도에 점선으로 도시된 바와 같이 상기 게이트절연막(12)이 반도체층(10)의 전면에 적층된 상태에서 이온주입을 통해 형성된다. 그러므로, 상기 게이트절연막(12)을 통과하여 상기 반도체층(10)내로 이온을 주입하기 위해서는 고에너지의 이온주입공정을 필요로 하게 되고, 이러한 고에너지의 이온주입은 상기 반도체층(10)에 과도한 결정결함을 발생시킴은 물론 주입된 이온의 분포도 불균일하게되는 문제를 야기시키게 된다.The source region 20 and the drain region 21 of the TFT having the above structure are formed such that the gate insulating film 12 is stacked on the entire surface of the semiconductor layer 10 as shown by the dotted line in FIG. Lt; RTI ID = 0.0 > Ion < / RTI > Therefore, in order to implant ions into the semiconductor layer 10 through the gate insulating film 12, a high-energy ion implantation process is required. Such high-energy ion implantation causes an excessive Crystal defects are generated and the distribution of injected ions becomes non-uniform.
또한, 상기 이온주입공정을 위하여 이온 샤워 도핑(ion shower doping)용 장비 등을 사용하는 경우에는, 기판온도 상승에 의한 포토레지스트 버닝(photoresister burning) 및 이로 인한 생산성 저하 등의 많은 문제를 야기시키게 된다.In addition, when ion shower doping equipment or the like is used for the ion implantation process, photoresist burning due to a rise in the substrate temperature and the resulting decrease in productivity are caused .
이에 따라, 상기 이온주입공정전에 소오스영역 및 드레인영역이 형성될 부위의 게이트절연막을 먼저 제거하는 것이 TFT의 특성상 매우 바람직하게 되었다. 따라서, 상기 게이트절연막을 건식 식각방법 및 습식 식각방법에 따라 식각한 후의 모습을 제2도 및 제3도에 개략적으로 도시하였고, 이때 상기 게이트절연막으로는 산화막이나 질화막을, 상기 반도체 층으로는 비정질실리콘층을 각각 사용하였다. 또한, 상기 제2도 및 제3도에서 상기 제1도와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하고 그 설명은 생략하기로 한다.Accordingly, it is highly desirable to remove the gate insulating film at the portion where the source region and the drain region are to be formed before the ion implantation process, due to the characteristics of the TFT. Accordingly, FIGS. 2 and 3 schematically show the state after the gate insulating film is etched according to a dry etching method and a wet etching method, wherein an oxide film or a nitride film is used as the gate insulating film, and an amorphous Silicon layer were respectively used. In the second and third drawings, the same reference numerals are assigned to the same components as those of the first embodiment, and a description thereof will be omitted.
먼저, 상기 게이트절연막을 건식 식각방법으로 제거하는 경우에는, 상기 산화막 혹은 질화막으로 구성된 게이트절연막과 반도체 층인 비정질실리콘층과의 식각선택비가 크지 않기 때문에, 균일하게 게이트절연막만 제거하는 것이 불가능하여, 제2도에 도시된 바와 같이 상기 반도체 층의 표면에 손상을 주게 되는 문제점이 발생된다.First, in the case of removing the gate insulating film by the dry etching method, since the etching selectivity ratio between the gate insulating film made of the oxide film or the nitride film and the amorphous silicon layer as the semiconductor layer is not large, it is impossible to uniformly remove only the gate insulating film, There is a problem that the surface of the semiconductor layer is damaged as shown in FIG.
다음으로, 상기 게이트절연막을 습식 식각방법으로 제거하는 경우에는, 식각선택비가 큰 식각용액을 사용하여 균일하게 게이트절연막을 제거함과 동시에 반도체 층에 손상을 입히지 않는 것이 가능하지만, 도시된 바와 같이 상기 게이트절연막의 식각시 채널영역부위의 게이트절연막까지도 식각되 언더 컷(under cut)이 발생됨으로써, 이 영역의 절연능력을 저하시켜 소오스영역 및 드레인영역과 게이트전극간의 전류흐름을 막을 수 없게 되는 문제점이 발생된다.Next, when the gate insulating film is removed by the wet etching method, it is possible to uniformly remove the gate insulating film and not damage the semiconductor layer by using the etching solution having a large etching selectivity. However, The etching of the insulating film to the gate insulating film in the channel region also causes an undercut, thereby deteriorating the insulating capability of the region, and the current flow between the source region and the drain region and the gate electrode can not be prevented do.
즉, 게이트전극을 상부에 탑재한 TFT의 제조방법에 있어서, 소오스영역 및 드레인영역이 형성될 부위의 게이트절연막을 제거하기 위한 방법중 건식 식각방법은, 산화막 혹은 질화막 등의 게이트절연막과 반도체 층인 비정질실리콘층과의 식각선택비가 크지 않기 때문에 사용하기가 어렵다. 따라서 습식 식각방법을 사용하여야 하나 습식 식각방법의 경우에는 상술한 바와 같이, 언 컷의 발생이 문제로 되고 있는 바, 이 때문에 언더 컷이 발생되지 않는 습식 식각방법이 요청되고 있다.That is, in the method of manufacturing a TFT in which the gate electrode is mounted on the upper part, the dry etching method among the methods for removing the gate insulating film at the region where the source region and the drain region are to be formed is a dry etching method in which a gate insulating film such as an oxide film or a nitride film, It is difficult to use because the etching selectivity with the silicon layer is not large. Therefore, although the wet etching method should be used, in the case of the wet etching method, as described above, the occurrence of the uncut is a problem. Therefore, a wet etching method which does not cause undercut is required.
따라서, 본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 게이트전극 패턴을 따라 스페이서를 형성한 후 게이트절연막을 식각함으로써, 채널영역 상부의 게이트절연막에 언더 컷이 발생되는 문제점을 해결할 수 있는 박막트랜지스터의 게이트절연막 식각방법을 제공하는데 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to solve the above-mentioned problems of the prior art, in which a spacer is formed along a gate electrode pattern and then a gate insulating film is etched to undercut the gate insulating film on the channel region And a method for etching a gate insulating film of a thin film transistor.
상기한 목적을 달성하기 위한, 본 발명에 의한 박막트랜지스터의 게이트절연막 식각방법은, 유리기판상에 반도체 층 및 게이트절연막을 차례로 적층하는 단계; 상기 게이트절연막 위에 게이트전극을 형성하는 단계; 상기 게이트전극의 둘레를 따라 스페이서를 형성하는 단계; 상기 스페이서를 식각마스크로 적용하여 게이트절연막을 식각함으로써 반도체 층을 노출시키는 단계; 및 상기 노출된 반도체층내에 소오스전극과 드레인 전극을 형성하는 단계을 구비하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of etching a gate insulating film of a thin film transistor, the method including: sequentially stacking a semiconductor layer and a gate insulating film on a glass substrate; Forming a gate electrode on the gate insulating film; Forming spacers along the periphery of the gate electrode; Exposing the semiconductor layer by etching the gate insulating film by applying the spacer as an etching mask; And forming a source electrode and a drain electrode in the exposed semiconductor layer.
본 발명의 박막트랜지스터의 게이트절연막 식각방법에 있어서, 상기 반도체층은 실리콘층을 500Å 정도의 두께로 , 상기 게이트절연막은 질화막을 1,500Å 정도 또는 산화막을 1,000Å 정도의 두께로 각각 형성하는 것이 바람직하다.In the method for etching a gate insulating film of a thin film transistor according to the present invention, it is preferable that the semiconductor layer has a thickness of about 500 angstroms and the gate insulating film has a thickness of about 1,500 angstroms or a thickness of about 1,000 angstroms .
또한, 상기 스페이서는 상기 게이트전극 형성 후, 결과물 전면에 상기 게이트절연막과 동일한 물질을 2,000Å 정도의 두께로 형성한 후 에치 백 공정을 실시함으로써 형성된다.The spacer is formed by forming the same material as the gate insulating film on the entire surface of the resultant structure to a thickness of about 2,000 ANGSTROM after forming the gate electrode, and then performing an etch-back process.
따라서, 본 발명에 의한 박막트랜지스터의 게이트절연막 식각방법에 의하면, 채널영역 상부의 게이트절연막의 언더 컷이 방지된 균일한 게이트절연막의 식각을 수행할 수 있게 된다.Therefore, according to the method of etching a gate insulating film of a thin film transistor according to the present invention, it is possible to perform etching of a uniform gate insulating film which is prevented from undercutting the gate insulating film above the channel region.
이하, 첨부한 도면을 참조하녀 본 발명을 설명하기로 한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제4a도 내지 제4e도는 본 발명에 의한 박막트랜지스터의 제조방법을 나타낸 공정순서도이다.4A to 4E are process flow diagrams illustrating a method of manufacturing a thin film transistor according to the present invention.
제4a도는 반도체층(10), 게이트절연막(12) 및 게이트전극(14)의 형성공정을 도시한 것이다.4A shows a step of forming the semiconductor layer 10, the gate insulating film 12, and the gate electrode 14.
상세하게는, 먼저 유리기판(100) 상에 반도체층(10) 예컨대 비정질실리콘층을 소정두께 예컨대 500Å 정도의 두께로 형성하고, 이 반도체층(10) 위에 게이트절연막(12) 예컨대 질화막(SiNx)을 1,500Å 정도의 두께로 증착한다. 이어서, 상기 게이트절연막(12) 위에 금속막 예컨대 알루미늄(Al) 혹은 크롬(Cr)을 3,000Å 정도의 두께로 형성한 후 1차의 사진식각공정을 통해 상기 금속막을 식각함으로써, 원하는 패턴의 게이트전극(14)을 형성한다. 여기서, 상기 게이트절연막으로 산화막을 1,000Å 정도의 두께로 증착하여 형성할 수도 있다.A gate insulating film 12 such as a nitride film (SiNx) is formed on the semiconductor layer 10, and a gate insulating film 12 is formed on the gate insulating film 12, Is deposited to a thickness of about 1500 ANGSTROM. Then, a metal film such as aluminum (Al) or chromium (Cr) is formed on the gate insulating film 12 to a thickness of about 3,000 ANGSTROM, and then the metal film is etched through a first photolithography process to form a gate electrode (14). Here, an oxide film may be formed to a thickness of about 1,000 Å by using the gate insulating film.
제4b도는 제1 절연막(16)의 형성공정을 도시한 것이다. 상세하게는, 상기 제4a도의 공정 후 결과물 전면에 제1 절연막(16)을 2,000Å 정도의 두께로 증착한다. 여기서, 상기 제1 절연막(16)은 상기 게이트절연막(12)으로 사용한 물질과 동일한 물질을 사용한다.4B shows a step of forming the first insulating film 16. In detail, the first insulating film 16 is deposited to a thickness of about 2,000 Å on the entire surface of the resultant product after the step of FIG. 4a. Here, the first insulating layer 16 is made of the same material as the gate insulating layer 12.
제4c도는 스페이서(16')의 형성공정을 도시한 것이다. 상세하게는, 상기 제1 절연막에 대하여 에치 백(etch back) 공정을 실시함으로써, 도시된 바와 같이 상기 게이트전극(14)의 둘레를 따라 상기 제1 절연막으로 구성된 스페이서(16')를 형성한다. 이때, 상기 스페이서(16')의 폭은 상기 제1 절연막의 두께와 동일하도록 형성하는 것이 바람직하나, 후술되는 공정으로 형성될 소오스영역 및 드레인영역에 스페이서가 존재하기만 하면 반드시 이 두께를 유지할 필요는 없다,Figure 4c shows the process of forming the spacer 16 '. Specifically, an etch back process is performed on the first insulating film to form a spacer 16 'composed of the first insulating film along the periphery of the gate electrode 14 as shown in the figure. At this time, it is preferable that the width of the spacer 16 'is equal to the thickness of the first insulating film, but it is necessary to maintain the thickness of the spacer 16' as long as the spacer exists in the source region and the drain region, There is no,
제4d도는 게이트절연막의 식각공정을 도시한 것이다. 상세하게는, 상기 스페이서(16')를 식각마스크로 적용하여 소오스영역 및 드레인영역이 형성될 부위의 상기 게이트절연막(12)을 습식 식각방법으로 제거한다.4D shows the etching process of the gate insulating film. Specifically, the gate insulating film 12 at the portion where the source region and the drain region are to be formed is removed by a wet etching method by applying the spacer 16 'as an etching mask.
제4e도는 소오스영역(20) 및 드레인영역(21)의 형성공정을 도시한 것이다. 상세하게는, 상기 제4d도 공정 후 결과물 전면에 대하여 저에너지로 이온주입을 실시함으로써, 상기 게이트전극(14)을 중심으로 양쪽의 반도체층내에 소오스영역(20) 및 드레인영역(21)을 형성한다.Fig. 4e shows a step of forming the source region 20 and the drain region 21. Specifically, the source region 20 and the drain region 21 are formed in the semiconductor layers on both sides of the gate electrode 14 by performing ion implantation with a low energy on the entire surface of the resultant after the step 4d .
상술한 본 발명에 의한 박막트랜지스터의 케이트절연막 식각방법에 의하면, 게이트전극의 둘레를 따라 형성된 스페이서 때문에 종래 습식식각방법으로 게이트절연막을 제거할 때 문제시되던 언더 컷의 발생을 근본적으로 방지할 수 있다. 즉, 소오스영역 및 드레인영역이 형성될 부위의 게이트절연막을 제거하기 전에, 상기 게이트전극의 둘레를 따라 스페이서를 형성하여 식각마스크로 사용함으로써, 종래 게이트전극 하부의 게이트절연막이 언더 컷되는 것을 상기 스페이서에 의해 차단할 수 있게 되어 균일한 게이트절연막의 식각을 수행할 수 있게 된다.According to the method of etching a gate insulating film of a thin film transistor according to the present invention, it is possible to fundamentally prevent the occurrence of an undercut, which is a problem when a gate insulating film is removed by a conventional wet etching method because of a spacer formed around the gate electrode. That is, a spacer is formed along the periphery of the gate electrode before the gate insulating film is to be formed in the region where the source region and the drain region are to be formed, and is used as an etch mask so that the gate insulating film under the conventional gate electrode is undercut, It is possible to perform the etching of the gate insulating film uniformly.
상술한 본 발명에 의한 게이트절연막의 식각방법은 TFT-LCD의 제작에만 국한되어 사용되는 것이 아니라, 본 발명의 기술적 사상이 한정하는 범위 내로 확장되어 실시할 수 있다.The above-described method of etching the gate insulating film according to the present invention is not limited to fabrication of a TFT-LCD, but can be carried out within a range limited to the technical idea of the present invention.
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