KR100190025B1 - Capacitor fabrication method of semiconductor device - Google Patents
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Abstract
반도체장치의 커패시터 형성방법이 개시되어 있다. 본 발명은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 절연막 패턴을 형성하는 단계와, 상기 콘택홀을 통하여 상기 반도체기판과 연결되는 하부전극을 형성하는 단계와, 상기 하부전극 표면에 질화막을 형성하는 단계와 상기 질화막이 형성된 결과물 전면에 제1 유전막을 형성하는 단계와, 상기 제1 유전막을 열처리하는 단계와, 상기 열처리된 제1 유전막 표면에 제2 유전막을 형성하는 단계와, 상기 제2 유전막 표면에 장벽금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법을 제공한다. 본 발명에 의하면, 유전막의 전기적 특성이 고온의 후속 열처리공정에 의해 저하되는 현상을 방지할 수 있다. 따라서, 고집적 반도체장치에 적합한 커패시터를 구현할 수 있다.A method of forming a capacitor of a semiconductor device is disclosed. The present invention provides a method of forming an insulating film including a contact hole exposing a predetermined region of the semiconductor substrate, forming a lower electrode connected to the semiconductor substrate through the contact hole, and forming a lower electrode on the semiconductor substrate. Forming a nitride film on an electrode surface, forming a first dielectric film on an entire surface of the resultant product on which the nitride film is formed, heat treating the first dielectric film, and forming a second dielectric film on the heat treated first dielectric film surface And forming a barrier metal layer on the surface of the second dielectric layer. According to the present invention, it is possible to prevent the phenomenon in which the electrical characteristics of the dielectric film are degraded by the subsequent high temperature heat treatment step. Therefore, a capacitor suitable for a highly integrated semiconductor device can be implemented.
Description
제1도는 종래의 커패시터 구조를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional capacitor structure.
제2도 및 제3도는 본 발명에 의한 커패시터 형성방법을 설명하기 위한 단면도들이다.2 and 3 are cross-sectional views illustrating a method of forming a capacitor according to the present invention.
제4a도 및 제4b도는 종래 및 본 발명에 의한 커패시터의 전기적인 특성을 비교하기 위한 그래프들이다.4a and 4b are graphs for comparing the electrical characteristics of the capacitor according to the prior art and the present invention.
본 발명은 반도체장치의 커패시터 형성방법에 관한 것으로, 특히 고유전막을 사용하는 커패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor in a semiconductor device, and more particularly, to a method of forming a capacitor using a high dielectric film.
반도체장치중에 정보를 기억시키거나 기억된 정보를 읽어낼 수 있는 반도체 기억장치는 컴퓨터 등에 널리 사용되고 있다. 이와 같은 반도체 기억장치에는 여러 가지의 종류가 있으며, 그들중에 대표적인 것으로 DRAM 장치를 들 수 있다. 이러한 DRAM 장치는 하나의 기억 셀이 하나의 커패시터와 하나의 트랜지스터로 구성된다. 여기서, 상기 커패시터는 정보를 저앙시키는 수단으로 사용되므로 DRAM 장치에 있어서 ㅐㅁ우 중요한 소자이다. 이는, 커패시터의 용량이 셀 특성과 직접적으로 관련이 있기 때문이다. 다시 말해서, DRAM 장치의 저전압 특성 및 α-입자에 의한 소프트 에러 현상은 커패시터의 용량이 작을수록 악화되기 때문이다.BACKGROUND OF THE INVENTION A semiconductor memory device capable of storing information or reading stored information in a semiconductor device is widely used in computers and the like. There are many kinds of such semiconductor memory devices, and the DRAM device is a representative one of them. In such a DRAM device, one memory cell is composed of one capacitor and one transistor. Here, the capacitor is a very important element in a DRAM device because it is used as a means for storing information. This is because the capacitance of the capacitor is directly related to the cell characteristics. In other words, the low voltage characteristic of the DRAM device and the soft error phenomenon caused by the? -Particles are worse because the smaller the capacitor capacity.
한편, DRAM 장치의 집적도가 증가할수록 커패시터가 차지하는 면적은 점점 감소하고 있다. 따라서, 커패시터의 용량 또한 감소하여 고성능 DRAM 장치를 제작하기 위해서는 제한된 면적 내에 용량이 큰 커패시터를 형성하여야 한다. 이와 같이 고집적 DRAM 장치에 적합하도록 용량이 큰 커패시터를 형성하는 방법으로는 첫째, 하부전극이 3차원적인 구조를 갖도록 형성하여 그 표면적을 증가시키는 방법과 둘째, 유전률이 높은 고유전막을 사용하는 방법을 들 수 있다. 여기서, 고유전막으로는 탄탈륨 산화막(TaO)이 널리 사용된다. 그러나, 탄탈륨 산화막은 후속 열공정시 탄탈륨 산화막과 접촉하는 전극, 예컨대 도우핑된 폴리실리콘막과 서로 반응하여 이들 사이의 계면에 산화막이 형성된다. 따라서, 유전막의 전체적인 두께를 증가시키고 유전막과 접촉하는 전극표면이 거칠게 형성되어 커패시터의 특성을 저하시킨다. 이러한 문제점을 개선시키기 위하여 최근에 탄탈륨 산화막과 같은 고유전막을 커패시터에 적용할 때 전극, 특히 상부전극과 고유전막 사이에 타이타늄 질화막(TiN)과 같은 장벽금속층을 형성하는 방법이 널리 사용되고 있다. 이와 같이 고유전막과 상부전극 사이에 장벽금속층을 형성하게 되면, 후속 열공정시 상부전극이 산화되는 현상을 방지할 수 있기 때문이다.Meanwhile, as the degree of integration of DRAM devices increases, the area occupied by capacitors is gradually decreasing. Therefore, the capacitance of the capacitor is also reduced, so that a capacitor having a large capacity must be formed in a limited area in order to manufacture a high performance DRAM device. As a method of forming a capacitor having a large capacity to be suitable for a highly integrated DRAM device, first, a method of forming a lower electrode having a three-dimensional structure to increase its surface area and second, a method of using a high dielectric constant high dielectric film is used. Can be mentioned. Here, a tantalum oxide film (TaO) is widely used as the high dielectric film. However, the tantalum oxide film reacts with an electrode, such as a doped polysilicon film, in contact with the tantalum oxide film in a subsequent thermal process to form an oxide film at an interface therebetween. Therefore, the overall thickness of the dielectric film is increased and the electrode surface in contact with the dielectric film is formed to be rough, thereby degrading the characteristics of the capacitor. In order to improve such a problem, a method of forming a barrier metal layer such as a titanium nitride film (TiN) between an electrode, in particular, an upper electrode and a high dielectric film has been widely used when a high dielectric film such as a tantalum oxide film is applied to a capacitor. This is because if the barrier metal layer is formed between the high dielectric film and the upper electrode, the phenomenon that the upper electrode is oxidized during the subsequent thermal process can be prevented.
제1도는 종래의 기술에 의한 커패시터의 구조를 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining the structure of a conventional capacitor.
제1도를 참조하면, 참조번호 1은 반도체기판, 3은 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 절연막 패턴, 5는 상기 콘택홀을 통하여 반도체기판과 연결되고 콘택홀 상부에 원통형의 구조를 갖는 하부전극, 7은 상기 하부전극(5)이 형성된 결과물 전면에 형성된 고유전막, 그리고 9는 상기 고유전막 전면에 형성된 장벽금속층을 나타낸다. 이어서, 도시하지는 않았지만 상기 장벽금속층(9)이 형성된 결과물 전면에 상부전극을 형성하여 커패시터를 완성한다. 여기서, 상기 하부전극(5) 및 상부전극은 도우핑된 폴리실리콘막으로 형성하며, 상기 장벽금속층(9)은 CVD 공정에 의한 타이타늄 질화막(TiN)으로 형성하는 방법이 널리 사용된다. 또한, 상기 고유전막(9)으로는 탄탈륨 산화막(TaO)이 널리 사용된다.Referring to FIG. 1, reference numeral 1 denotes an insulating layer pattern having a contact hole exposing a predetermined region of the semiconductor substrate, and reference numeral 1 denotes a semiconductor substrate connected to the semiconductor substrate through the contact hole and having a cylindrical shape on the contact hole. A lower electrode having a structure of 7 denotes a high dielectric film formed on the entire surface of the resultant product on which the lower electrode 5 is formed, and 9 represents a barrier metal layer formed on the entire high dielectric film. Subsequently, although not shown, an upper electrode is formed on the entire surface of the resultant product on which the barrier metal layer 9 is formed to complete the capacitor. Here, the lower electrode 5 and the upper electrode are formed of a doped polysilicon film, and the barrier metal layer 9 is widely used as a method of forming a titanium nitride film (TiN) by a CVD process. As the high dielectric film 9, a tantalum oxide film (TaO) is widely used.
이와 같은 구조를 갖는 커패시터는 후속공정, 예컨대 BPSG막을 평탄화시키기 위한 플로우공정을 실시하기 위하여 고온에서 열처리하게 되면, 장벽금속층(9)은 타이타늄 질화막 내의 불순물과 고유전막(7)인 탄탈륨 산화막이 서로 반응하여 참조부호 A로 표시한 부분의 확대도에서 볼수 있듯이 이들 계면에 반응물(11)이 형성된다. 이러한 반응물(11)은 고유전막(7)의 특성을 저하시킨다. 또한, 이때 도시하지는 않았지만 하부전극(5)은 도우핑된 폴리실리콘막과 고유전막(7)인 탄탈륨 산화막이 서로 반응하여 이들 계면에 산화막이 형성된다. 따라서, 전체적인 유전막의 두께를 증가시키는 결과를 가져오므로 정전용량을 감소시킨다.When the capacitor having such a structure is heat-treated at a high temperature in order to perform a subsequent process, for example, a flow process for flattening the BPSG film, the barrier metal layer 9 reacts with the impurities in the titanium nitride film and the tantalum oxide film 7 as a high dielectric film 7. As can be seen in the enlarged view of the portion indicated by reference numeral A, the reactants 11 are formed at these interfaces. This reactant 11 degrades the characteristics of the high dielectric film 7. Although not shown, the lower electrode 5 is doped with the polysilicon film and the tantalum oxide film, which is the high dielectric film 7, and react with each other to form oxide films at these interfaces. Thus, the result is an increase in the thickness of the entire dielectric film, thereby reducing the capacitance.
상술한 바와 같이 종래의 커패시터는 고온에서의 열처리공정에 의해 커패시터 특성이 저하되며, 이로 인하여 후속공정시 충분한 열처리 공정을 실시하는 데 제약을 준다.As described above, the conventional capacitor is deteriorated in the characteristics of the capacitor by the heat treatment process at a high temperature, thereby restricting the sufficient heat treatment process in the subsequent process.
따라서, 본 발명의 목적은 후속 열공정에 의한 특성저하를 방지할 수 있는 커패시터의 제조방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a capacitor capable of preventing the deterioration of characteristics by subsequent thermal processes.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 콘택홀을 구비하는 절연막 패턴을 형성하는 단계, 상기 콘택홀을 통하여 상기 반도체기판과 연결되는 하부전극을 형성하는 단계, 상기 하부전극 표면에 질화막을 형성하는 단계, 상기 질화막이 형성된 결과물 전면에 제1 유전막을 형성하는 단계, 상기 제1 유전막을 열처리하는 단계, 상기 열처리된 제1 유전막 표면에 제2 유전막을 형성하는 단계 및 상기 제2 유전막 표면에 장벽금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 형성방법을 제공한다.In order to achieve the above object, the present invention, forming an insulating film pattern having a contact hole for exposing a predetermined region of the semiconductor substrate on the semiconductor substrate, forming a lower electrode connected to the semiconductor substrate through the contact hole Forming a nitride film on the surface of the lower electrode, forming a first dielectric film on the entire surface of the resultant product on which the nitride film is formed, heat-treating the first dielectric film, and depositing a second dielectric film on the heat-treated first dielectric film surface. And forming a barrier metal layer on the surface of the second dielectric layer.
그리고, 상기 제2 유전막을 형성하는 단계 이후에 제2 유전막을 열처리하는 단계를 더 구비할 수 있다.The method may further include heat treating the second dielectric layer after forming the second dielectric layer.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도 및 제3도는 본 발명에 의한 커패시터 제조방법을 원통형 커패시터를 예로 하여 설명하기 위한 단면도들이며, 제4a도 및 제4b도는 종래기술 및 본 발명에 의한 커패시터의 전기적 특성을 비교하기 위한 그래프들이다.2 and 3 are cross-sectional views for explaining the capacitor manufacturing method according to the present invention using a cylindrical capacitor as an example, Figures 4a and 4b are graphs for comparing the electrical characteristics of the capacitor according to the prior art and the present invention. .
먼저, 본 발명에 의한 커패시터 제조방법을 설명하기로 한다.First, a capacitor manufacturing method according to the present invention will be described.
제2도는 질화막(27)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 반도체기판(21)상에 절연막을 형성한 후, 상기 절연막을 패터닝하여 상기 반도체기판(21)의 소정영역을 노출시키는 콘택홀을 구비하는 절연막 패턴(23)을 형성한다. 이어서, 상기 콘택홀을 통하여 반도체기판(21)과 연결되면서 원통형의 구조를 갖는 하부전극(25)을 통상의 방법으로 형성한다. 여기서, 상기 하부전극(25)은 도우핑된 폴리실리콘막으로 형성한다. 다음에, 상기 하부전극(25)이 형성된 결과물을 암모니아 가스 분위기에서 급소열처리하여 상기 하부전극(25) 표면에 질화막(27)을 형성한다. 이때, 상기 급속열처리공정은 950℃의 온도에서 60초동안 실시하는 것이 바람직하다. 여기서, 상기 질화막(27)을 형성하는 목적은 후속공정에서 형성되는 유전막이 상기 하부전극(25)과 반응하여 하부전극(25) 표면에 산화막이 형성되는 것을 방지하기 위함이다.2 is a cross-sectional view for explaining a step of forming the nitride film 27. Specifically, after the insulating film is formed on the semiconductor substrate 21, the insulating film is patterned to form an insulating film pattern 23 having a contact hole exposing a predetermined region of the semiconductor substrate 21. Subsequently, the lower electrode 25 having a cylindrical structure while being connected to the semiconductor substrate 21 through the contact hole is formed by a conventional method. The lower electrode 25 is formed of a doped polysilicon film. Next, the resultant product in which the lower electrode 25 is formed is subjected to rapid heat treatment in an ammonia gas atmosphere to form a nitride film 27 on the surface of the lower electrode 25. At this time, the rapid heat treatment process is preferably carried out for 60 seconds at a temperature of 950 ℃. The purpose of forming the nitride film 27 is to prevent the dielectric film formed in a subsequent process from reacting with the lower electrode 25 to form an oxide film on the lower electrode 25 surface.
제3도는 제1 유전막(29), 제2 유전막(31) 및 장벽금속층(33)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히, 상기 질화막(27)이 형성된 결과물 전면에 제1 유전막(29), 예컨대 탄탈륨 산화막을 90Å 내지 110Å의 두께로 형성한다. 다음에, 상기 제1 유전막(29)이 형성된 기판을 소정의 열처리를 실시하여 막질이 좀 더 치밀한 제1 유전막(29)을 형성한다. 여기서, 상기 열처리공정은 300℃ 분위기에서 자외선-오존(UV-O3)을 이용하여 15분동안 열처리하거나 200℃ 내지 400℃ 정도의 온도에서 플라즈마 처리를 실시할 수도 있으며, 500℃ 내지 800℃ 정도의 온도에서 급속열처리공정을 실시할 수도 있다.3 is a cross-sectional view for describing a step of forming the first dielectric layer 29, the second dielectric layer 31, and the barrier metal layer 33. In more detail, the first dielectric layer 29, for example, a tantalum oxide layer, is formed on the entire surface of the resultant product on which the nitride layer 27 is formed. Next, a predetermined heat treatment is performed on the substrate on which the first dielectric layer 29 is formed to form a first dielectric layer 29 having a denser film quality. Here, the heat treatment process may be heat-treated for 15 minutes using ultraviolet-ozone (UV-O 3 ) in a 300 ℃ atmosphere or plasma treatment at a temperature of 200 ℃ to 400 ℃, 500 ℃ to 800 ℃ The rapid heat treatment process may be carried out at a temperature of.
이어서, 상기 열처리된 제1 유전막(29) 표면에 제2 유전막(31), 예컨대 탄탈륨 산화막과 같은 고유전막을 50Å 정도의 두께로 형성한다. 그리고 상기 결과물을 자외선 오존(UV-O3)을 이용하여 300℃의 온도에서 15분동안 열처리하는 공정(이하 제1 열처리 공정이라 한다)을 실시한 후, 800℃의 온도와 산소 가스 분위기에서 30분동안 열처리하는 공정(이하 제2 열처리 공정이라 한다)을 실시하여 상기 제1 유전막(29)과 상기 제2 유전막(31)이 서로 불연속적인 구조를 갖도록 형성한다. 이때, 상기 제1 열처리 공정을 생략하고 상기 제2 열처리 공정만을 실시하거나, 상기 제2 열처리 공정을 상기 제2 유전막(31)을 형성한 후에 실시하지 않고 상술한 제1 유전막(29)의 열처리 공정, 즉 자외선 오존을 이용한 열처리 공정, 200℃ 내지 400℃의 온도에서 플라즈마 처리공정, 또는 500℃ 내지 800℃에서의 급속열처리 공정을 실시한 후에 곧 바로 적용할 수도 있다. 여기서, 후자의 경우에는 제2 유전막(31)을 형성한 후에 제1 열처리 공정을 실시하거나 또는 실시하지 않을 수도 있다.Subsequently, a high dielectric film such as a second dielectric film 31, for example, a tantalum oxide film, is formed on the surface of the heat-treated first dielectric film 29 to a thickness of about 50 kV. The resultant was heat-treated for 15 minutes at 300 ° C. using ultraviolet ozone (UV-O 3 ) (hereinafter referred to as a first heat treatment step), and then 30 minutes at 800 ° C. and oxygen gas atmosphere. The first dielectric layer 29 and the second dielectric layer 31 are formed to have a discontinuous structure with each other by performing a heat treatment process (hereinafter referred to as a second heat treatment process). In this case, the first heat treatment process may be omitted, and the second heat treatment process may be omitted, or the second heat treatment process may not be performed after the second dielectric film 31 is formed. That is, it may be applied immediately after performing a heat treatment step using ultraviolet ozone, a plasma treatment step at a temperature of 200 ° C to 400 ° C, or a rapid heat treatment step at 500 ° C to 800 ° C. In the latter case, the first heat treatment process may or may not be performed after the second dielectric film 31 is formed.
계속해서, 상기 제2 유전막(31) 표면에 장벽금속층(33), 예컨대 타이타늄 질화막(TiN)을 형성한다. 이때, 상기 타이타늄 질화막은 400℃ 내지 650℃의 온도에서 사염화 타이타늄(TiCl4) 가스 및 암모니아 가스를 주 원료로 사용하는 CVD 공정으로 형성하는 것이 바람직하며, 그 두께는 200Å 내지 400Å 정도로 형성한다. 여기서, CVD 공정진행시 MH(methylhydrazine) 가스를 첨가하여 타이타늄 질화막을 형성하게 되면, 300℃ 이하의 저온에서도 단차도포성이 우수한 타이타늄 질화막을 형성할 수 있다. 따라서, 도시된 바와 같이 3차원 구조를 갖는 원통형의 하부전극을 덮는 제2 유전막(31)의 모든 표면에 균일한 두께를 갖는 타이타늄 질화막을 형성할 수 있다.Subsequently, a barrier metal layer 33, for example, a titanium nitride film TiN, is formed on the surface of the second dielectric film 31. In this case, the titanium nitride film is preferably formed by a CVD process using titanium tetrachloride (TiCl 4 ) gas and ammonia gas at a temperature of 400 ° C. to 650 ° C., and the thickness is about 200 kPa to 400 kPa. Here, when the titanium nitride film is formed by adding MH (methylhydrazine) gas during the CVD process, it is possible to form a titanium nitride film having excellent step coverage even at a low temperature of 300 ° C or lower. Accordingly, as shown in the drawing, a titanium nitride film having a uniform thickness may be formed on all surfaces of the second dielectric layer 31 covering the cylindrical lower electrode having a three-dimensional structure.
다음에, 도시하지는 않았지만 상기 결과물 전면에 상부전극으로 도우핑된 폴리실리콘막을 형성하고, 통상의 방법에 의해 평탄화된 절연막, 예컨대 700℃ 내지 900℃의 고온에서 플로우시킨 BPSG막을 형성한다. 이와 같이 후속 열공정을 거치게 되면, 참조부호 B로 표시한 부분의 확대도에서 볼 수 있듯이 상기 제2 유전막(31)과 이와 접촉하는 장벽금속층(33)인 타이타늄 질화막 내의 불순물이 서로 반응하여 이들 사이의 계면에 반응물(35)이 형성된다. 이때, 상기 제2 유전막(31)이 희생층 역할을 하므로 제1 유전막(29) 내의 반응물(35)이 형성되는 현상을 방지할 수 있다. 따라서, 제1 유전막(29)이 손상되는 현상을 방지할 수 있으므로 안정된 커패시터를 구현할 수 있다.Next, although not shown, a polysilicon film doped with an upper electrode is formed on the entire surface of the resultant, and an insulating film flattened by a conventional method, for example, a BPSG film flowed at a high temperature of 700 ° C to 900 ° C is formed. As a result of the subsequent thermal process, as shown in the enlarged view of the portion indicated by the reference B, impurities in the titanium nitride film, which is the barrier metal layer 33 in contact with the second dielectric film 31, react with each other and are therebetween. The reactant 35 is formed at the interface of the. In this case, since the second dielectric layer 31 serves as a sacrificial layer, the formation of the reactant 35 in the first dielectric layer 29 may be prevented. Therefore, since the phenomenon of damaging the first dielectric layer 29 can be prevented, a stable capacitor can be implemented.
이와 같이 본 발명에 의해 형성된 커패시터의 전기적 특성 및 종래기술에 의한 커패시터의 전기적 특성을 측정한 결과가 제4a도 및 제4b도에 나타내었다. 여기서, 참조부호 L 및 M으로 표시한 부분에 도시한 측정결과들은 장벽금속층인 타이타늄 질화막을 CVD 방법으로 각각 580℃ 및 630℃에서 증착한 시료에 대한 누설전류 측정값을 도시한 것이다. 그리고 참조부호 N으로 표시한 측정값들은 종래의 방법으로 형성한 커패시터의 유전막에 대한 누설전류를 측정한 결과이다. 또한, 각각의 부분(L, M, N)에 도시한 측정결과들중 참조부호 a, b 및 c로 표시한 데이터들은 각각 평탄화 절연막을 형성하기 위한 플로우 공정을 실시하지 않은 경우, 750℃에서 실시ㅎ나 경우 및 830℃에서 실시한 경우에 대한 유전막의 누설전류를 도시한 것이다.Thus, the results of measuring the electrical properties of the capacitor formed by the present invention and the conventional capacitor according to the prior art are shown in Figures 4a and 4b. Here, the measurement results shown in the portions indicated by the reference numerals L and M show leakage current measurement values for the samples in which the titanium nitride film, which is a barrier metal layer, was deposited at 580 ° C. and 630 ° C., respectively, by the CVD method. The measured values indicated by reference numeral N are the results of measuring the leakage current of the dielectric film of the capacitor formed by the conventional method. In addition, the data indicated by reference numerals a, b, and c among the measurement results shown in each of the portions L, M, and N are each carried out at 750 ° C. unless a flow process for forming the planarization insulating film is performed. However, it shows the leakage current of the dielectric film for the case and the case performed at 830 ℃.
제4a도는 커패시터를 구성하는 유전막의 누설전류를 측정한 결과를 도시한 그래프이다. 여기서, Y-축은 임의의 단위를 갖는 누설전류를 나타낸다.4A is a graph showing the results of measuring leakage currents of the dielectric films constituting the capacitor. Here, the Y-axis represents a leakage current having arbitrary units.
제4a도로부터 유전막의 누설전류는 후속 열처리공정, 즉 평탄화 절연막을 형성하기 위한 플로우공정의 온도가 높을수록 증가하는 경향을 보이며, 후속열처리공정의 온도가 750℃인 경우에는 본 발명에 의한 커패시터의 장벽금속층을 630℃에서 증착한 시료와 종래기술에 의한 시료가 서로 동일한 값, 즉 10-13의 크기를 보인다. 그리고, 전체적인 누설전류의 경향을 살펴보면, 종래기술에 의한 커패시터의 누설전류 특성이 우수한 결과를 보이는 데, 이는 하부전극과 유전막이 서로 반응하여 그들 사이의 계면에 산화막이 형성되어 결과적으로 두꺼운 유전막이 형서되었기 때문이다. 따라서, 이러한 경우에는 누설전류 특성은 우수하나 정전용량은 오히려 감소하는 결과를 보인다. 이에 대한 결과는 제4b도에서 설명되어진다.From FIG. 4a, the leakage current of the dielectric film tends to increase as the temperature of the subsequent heat treatment process, that is, the flow process for forming the planarization insulating film increases, and when the temperature of the subsequent heat treatment process is 750 ° C, The sample deposited with the barrier metal layer at 630 ° C. and the sample according to the prior art have the same value, that is, the size of 10 −13 . The leakage current characteristics of the capacitor according to the related art show excellent results, in which the lower electrode and the dielectric film react with each other to form an oxide film at the interface therebetween, resulting in a thick dielectric film. Because Therefore, in this case, the leakage current characteristics are excellent, but the capacitance is rather reduced. The results of this are illustrated in Figure 4b.
제4b도는 종래 및 본 발명에 의한 각각의 커패시터의 정전용량을 측정한 결과를 도시한 그래프이다. 여기서, Y-축은 임의의 크기를 갖는 정전용량을 나타낸다.Figure 4b is a graph showing the results of measuring the capacitance of each capacitor according to the prior art and the present invention. Here, the Y-axis represents capacitance with arbitrary magnitude.
제4b도를 살펴보면, 후속 열처리공정, 즉 평탄화 절연막을 형성하기 위한 BPSG막의 플로우공정 온도가 약 800℃ 이상의 고온일 경우에 종래의 커패시터에 비하여 본 발명에 의한 커패시터의 정전용량이 더 큰 값을 보인다. 특히 장벽금속층인 타이타늄 질화막을 630℃에서 CVD 방법으로 형성한 경우에 있어서, 종래기술에 비하여 누설전류(제4a도 참조)는 큰 차이를 보이지 않는 반면에 정전용량은 크게 증가함을 알 수 있다.Referring to FIG. 4B, the capacitance of the capacitor according to the present invention shows a larger value than the conventional capacitor when the subsequent heat treatment process, that is, the flow process temperature of the BPSG film for forming the planarization insulating film is about 800 ° C. or higher. . In particular, in the case where the titanium nitride film, which is a barrier metal layer, was formed by CVD at 630 ° C., the leakage current (see FIG. 4A) did not show a significant difference, but the capacitance increased significantly compared with the prior art.
상술한 바와 같이 본 발명의 실시예에 의하면, 800℃ 내지 850℃의 후속열처리 공정을 실시할 경우 누설전류를 크게 증가시키지 않으면서 큰 정전용량을 얻을 수 있는 커패시터를 구현할 수 있다. 따라서, 후속 열처리공정의 온도에 크게 제약을 받지 않는 고집적 반도체장치의 커패시터를 구현할 수 있다.As described above, according to the embodiment of the present invention, when performing a subsequent heat treatment process at 800 ° C to 850 ° C, it is possible to implement a capacitor capable of obtaining a large capacitance without greatly increasing the leakage current. Therefore, it is possible to implement a capacitor of a highly integrated semiconductor device that is not significantly limited by the temperature of the subsequent heat treatment process.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 가능함능 명백하다.The present invention is not limited to the above embodiments, and many variations are apparent to those skilled in the art within the technical spirit of the present invention.
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