KR100189529B1 - Disk data decoder memory control apparatus and method for dvdp - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
디브이디피용 디스크 데이터 디코더의 메모리 제어장치 및 방법Memory control apparatus and method of disk data decoder for DVD
2. 발명이 해결하려고 하는 기술적 과제2. The technical problem to be solved by the invention
종래에는 복원 데이터를 에러정정 하기 위해서는 여러개의 메모리가 필요함으로 제조원가의 상승과 장치가 복잡해지는 문제점이 있었다.In the related art, multiple memories are required for error correction of the restored data, thereby increasing manufacturing costs and complicating devices.
3. 발명의 해결방법의 요지3. Summary of Solution to Invention
설정된 타이밍에 의해 데이터의 흐름을 제어하여 동작모드를 설정하고 설정된 동작모드에 따른 메모리 어드레스를 발생하는 논리제어부와 기능별로 영역이 구분되는 메모리를 구비한 디지털 비디오 디스크 플레이어용 디스크 디코더장치에서, 상기 논리제어부에 의해 지정된 메모리 영역에 복원할 데이터를 기록하는 저장과정과, 상기 저장과정이 수행되는 동안 상기 논리제어부에 의해 지정된 메모리 영역의 데이터를 에러정정하여 상기 지정된 메모리 영역에 재 기록하는 에러정정과정과, 상기 저장과정이 수행되는 동안 상기 논리제어부에 의해 지정된 메모리 영역의 데이터를 복원하는 복원과정으로 이루어지는 디브이디피용 디스크 데이터 디코더의 메모리 제어장치 및 방법In the disc decoder device for a digital video disc player, the logic control unit is configured to control the flow of data according to a set timing to set an operation mode and to generate a memory address according to the set operation mode. A storage process of recording data to be restored in the memory area designated by the control unit, an error correction process of error correcting data of the memory area designated by the logic controller during the storage process and rewriting the data into the designated memory area; And a restoring process of restoring data of a memory area designated by the logic controller while the storing process is performed.
4. 발명의 중요한 용도4. Important uses of the invention
디브이디피용 디스크 데이터 디코더.Disc data decoder for DVD.
Description
제1도는 종래의 디브이디피용 디스크 데이터 디코더의 블록 구성도.1 is a block diagram of a conventional disc data decoder for DVD.
제2도는 일반적인 디브이디의 섹터 구조도.2 is a diagram illustrating a sector structure of a general DVD.
제3도는 본 발명에 따른 디브이디피용 디스크 데이터 디코더의 블록 구성도.3 is a block diagram of a disc data decoder for DVD according to the present invention.
제4도는 본 발명에 따른 메모리의 구성도.4 is a block diagram of a memory according to the present invention.
제5도는 본 발명에 의한 시간에 따른 동작모드의 예시도.5 is an exemplary view of an operation mode over time according to the present invention.
제6도는 본 발명에 따른 타이밍도.6 is a timing diagram according to the present invention.
본 발명은 디브이디피용 디스크 데이터 디코더에 관한 것으로, 특히 하나의 메모리를 사용하여 디브이디에 기록된 데이터를 읽어서 디모듈레이션, 디스크렘블링 및 에러정정의 처리를 한 후 엠펙디코더로 전달하는 장치 및 방법에 관한 것이다.The present invention relates to a disk data decoder for DVD, and more particularly, to an apparatus and method for reading data recorded on a DVD using a single memory and performing demodulation, descrambling, and error correction, and then transferring the data to an MPEG decoder. will be.
일반적으로 디브이디피(DVDP : Digtal Video Disk Player)라 함은 디지털 비디오 디스크(DVD : Digtal Video Disk)에 기록되어 있는 비디오데이타를 재생하는 장치를 말한다.In general, a Diptal Video Disk Player (DVDP) refers to a device that plays video data recorded on a digital video disk (DVD).
종래의 디브이디피용 디스크 데이터 디코더의 블록 구성은 제1도에 도시된 바와 같다.The block configuration of a conventional disc data decoder for DVD is as shown in FIG.
상기 제1도를 참조하여 종래의 동작을 설명하면, DVD(110)로부터 재생된 데이터는 디모듈레이션(112)을 통해하여 병렬(Parallel) 데이터로 변환된다. 상기 변환된 데이터는 각 섹터의 시작점을 나타내는 신호와 함께 에러정정을 위하여 디인터리브(114)를 통해 제1메모리(116) 또는 제2메모리(118)에 저장된다. 상기 DVD(110)에서는 데이터를 연속적으로 재생한다. 한편, 가로방향 에러정정부(120)에서는 섹터(Sector)단위로 에러정정을 수행함으로 하나의 섹터에 해당하는 데이터를 버퍼링하여야 한다. 이를 위해 2개의 메모리를 사용하여 하나의 메모리가 데이터를 받는 동안 다른 메모리에 저장된 데이터에 대하여 에러정정을 수행한다. 예를 들면, 제1메모리(116)가 섹터단위의 데이터를 받아 저장하는 동안 제2메모리(118)에 저장된 섹터단위의 데이터는 가로방향 에러정정부(120)에 의해 에러정정이 된다. 또한, 다음 에러정정은 상기 제1메모리에 저장된 섹터단위의 데이터에 대하여 에러정정이 이루어진다. 한편, 상기 제2메모리(118)의 에러정정된 데이터는 출력되며, 새로운 섹터단위의 데이터를 받아 저장한다. 상기 가로방향 에러정정부(120)에 의해 에러정정이 이루어지는 단위인 섹터 구조는 제2도에 나타난 바와 같다.Referring to FIG. 1, a conventional operation is described. The data reproduced from the DVD 110 is converted into parallel data through the demodulation 112. The converted data is stored in the first memory 116 or the second memory 118 through the deinterleave 114 for error correction with a signal indicating the start point of each sector. The DVD 110 reproduces data continuously. Meanwhile, in the horizontal error correcting unit 120, error correction is performed in units of sectors to buffer data corresponding to one sector. To this end, two memories are used to perform error correction on data stored in another memory while one memory receives data. For example, while the first memory 116 receives and stores data in sector units, the sector data stored in the second memory 118 is error corrected by the horizontal error correction unit 120. In the next error correction, error correction is performed on data in a sector unit stored in the first memory. Meanwhile, the error corrected data of the second memory 118 is output, and receives and stores new sector data. A sector structure, which is a unit in which error correction is performed by the horizontal error correction unit 120, is shown in FIG.
통상적으로 DVDP에 수행되는 에러정정방식은 CROSS RS-PC방식을 채용하고 있다. 따라서, 에러정정은 입력 데이터에 대하여 가로방향 에러정정을 먼저 실시한 후 세로방향 에러정정을 실시하여야 한다. 그러므로 가로방향 에러정정이되어 출력되는 데이터를 세로방향 에러정정하기 위해서도 2개의 메모리가 필요하게 된다. 상기 2개의 메모리(124, 126)를 이용한 세로방향 에러정정은 상술한 가로방향 에러정정과정과 동일함으로 설명을 생략한다.Usually, the error correction method performed on the DVDP adopts the CROSS RS-PC method. Therefore, error correction should be performed after the horizontal error correction is performed on the input data first. Therefore, two memories are required to vertically correct data outputted by horizontal error correction. The vertical error correction using the two memories 124 and 126 is the same as the horizontal error correction process described above, and thus description thereof will be omitted.
가로방향 및 세로방향 에러정정이 완료되면 섹터의 시작을 알리는 데이터에 대해서도 에러정정을 실시하여야 한다. 이때 순수 데이터는 데이터지연부(132)에 의해 시간 지연이 되며, 섹터 시작신호는 ID ECC(134)에 의해 에러정정 된다. 상기 순수데이타와 섹터 시작신호의 분리는 디먹스(DEMUX)(130)에서 이루어진다. 상기 지연된 순수 데이터는 상기 ID ECC(134)에서 에러정정된 섹터 시작신호가 출력되는 시점에 맞추어 출력된다. 상기 에러정정된 데이터는 디스크램블러(136)와 CPU인터페이스부(138)를 통해 엠팩 디코더로 전송된다. 상기 데이터의 전송도 상기 에러정정되는 과정과 동일하게 수행되므로 2개의 메모리가 필요하게 된다.When the horizontal and vertical error corrections are completed, error correction should also be performed on the data indicating the start of the sector. At this time, the pure data is delayed by the data delay unit 132, and the sector start signal is error corrected by the ID ECC 134. Separation of the pure data and the sector start signal is performed in the demux 130. The delayed pure data is output in accordance with a time point at which an error corrected sector start signal is output from the ID ECC 134. The error corrected data is transmitted to the MPEG decoder through the descrambler 136 and the CPU interface unit 138. Since the data transmission is performed in the same manner as the error correction process, two memories are required.
상술한 바와 같이 종래에는 복원할 데이터를 에러정정 하기 위해서는 여러개의 메모리가 필요함으로 제조원가의 상승과 장치가 복잡해지는 문제점이 있었다.As described above, in order to error-correct data to be restored, a plurality of memories are required, thus increasing manufacturing costs and complicated devices.
따라서 본 발명의 목적은 하나의 메모리를 사용하여 에러정정을 실시하도록 하는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus for performing error correction using one memory.
본 발명의 다른 목적은 하나의 메모리를 사용하여 에러정정이 가능하도록 제어하는 방법을 제공함에 있다.Another object of the present invention is to provide a method for controlling error correction using one memory.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제3도를 참조하여 본 발명에 따른 구성을 설명하면, DVD(310)는 음성 데이터와 비디오 데이터가 기록되어 있다. 디모듈레이션(312)은 상기 DVD(310)로부터 읽어들인 변조된 데이터를 복조한다. 제1버퍼(314)는 논리제어부(326)의 제어신호(C, S1)에 의해 상기 디모듈레이션(314)으로부터 제공되는 데이터를 전송하는 3상태(Tri-State) 단방향 버퍼이다. 상기 메모리(328)는 상기 논리제어부(326)로부터 제공되는 어드레스 선택신호(A, S1)에 따라 상기 제1버퍼(314)를 통해 입력되는 데이터를 지정된 어드레스에 저장한다. 또한 상기 논리제어부(326)로부터 제공되는 어드레스 선택신호(A, S1)에 따라 지정된 어드레스에 저장된 데이터를 데이터버스(324)도 출력한다. 제2버퍼(316)는 상기 논리제어부(326)의 제어신호(C, S2)에 의해 상기 메모리(328)와 가로에러정정부(318)간에 송, 수신되는 데이터를 양방향 전송하는 3상태 양방향 버퍼이다. 상기 가로에러정정부(318)는 상기 제2버퍼(316)를 통해 입력되는 데이터를 가로방향 에러정정을 실시한다. 제3버퍼(320)는 상기 논리제어부(326)의 제어신호(C, S3)에 의해 상기 메모리(328)와 세로에러정정부(322)간에 송, 수신되는 데이터를 양방향 전송하는 3상태 양방향 버퍼이다. 상기 세로에러정정부(322)는 상기 제3버퍼(320)를 통해 입력되는 데이터를 세로방향 에러정정을 실시한다. ID ECC(330)는 상기 메모리(328)로부터 입력되는 데이터 ID데이타에 대하여 에러정정을 실시한다. 디스크렘블러(332)은 상기 ID ECC(330)에 의해 에러정정된 데이터를 복원한다. CPU I/F(334)는 상기 복원된 데이터를 엠팩 디코더로 인터페이싱한다.Referring to FIG. 3, the configuration according to the present invention will be described. In the DVD 310, audio data and video data are recorded. Demodulation 312 demodulates the modulated data read from the DVD 310. The first buffer 314 is a tri-state unidirectional buffer that transmits data provided from the demodulation 314 by the control signals C and S1 of the logic controller 326. The memory 328 stores data input through the first buffer 314 at a specified address according to the address selection signals A and S1 provided from the logic controller 326. The data bus 324 also outputs data stored at a designated address in accordance with the address selection signals A and S1 provided from the logic control unit 326. The second buffer 316 bidirectionally transfers the data transmitted and received between the memory 328 and the horizontal error correction unit 318 by the control signals C and S2 of the logic controller 326. to be. The horizontal error correction unit 318 performs horizontal error correction on the data input through the second buffer 316. The third buffer 320 bidirectionally transfers data transmitted and received between the memory 328 and the vertical error correction unit 322 by the control signals C and S3 of the logic controller 326. to be. The vertical error correction unit 322 performs vertical error correction on the data input through the third buffer 320. The ID ECC 330 performs error correction on the data ID data input from the memory 328. The descrambler 332 restores data error-corrected by the ID ECC 330. CPU I / F 334 interfaces the recovered data to an MPEG decoder.
제4도는 본 발명에 따른 메모리(328)의 내부 구조도로서, 3개의 영역으로 분할되어 있다. 하나의 영역은 복조 데이터를 기록하기 위한 영역이고, 두 번째 영역은 가로방향/세로방향 에러정정할 데이터가 기록된 영역이며, 나머지 영역은 최종 출력할 데이터가 저장된 영역이다. 한편, 상기 각 영역의 기능은 논리제어부(328)에 의해 순차적으로 지정된다.4 is an internal structural diagram of a memory 328 according to the present invention, which is divided into three regions. One area is an area for recording demodulated data, the second area is an area in which data for horizontal / vertical error correction is recorded, and the other area is an area in which data for final output is stored. On the other hand, the functions of the respective areas are sequentially assigned by the logic controller 328.
제5도는 시간에 따라 메모리의 영역에 할당되는 기능의 일 실시예로서, 시간의 변화에 따라 각 메모리 영역의 기능이 변화됨을 알 수 있다.5 is a diagram illustrating an example of a function of allocating a region of a memory according to time, and it is understood that the function of each memory region changes with time.
제6도는 본 발명의 일 실시예에 따른 전체 타이밍도를 나타낸다. 전체회로의 동작시간은 한 섹터에 해당하는 데이터가 기록되는 시간이므로 상기 시간을 수직으로 계산하면,6 shows an overall timing diagram according to an embodiment of the present invention. Since the operation time of the entire circuit is the time when data corresponding to one sector is recorded, if the time is calculated vertically,
한 섹터 데이터 갯수 : 208 × 182 × 8 = 302,848 bitsNumber of sector data: 208 × 182 × 8 = 302,848 bits
복조전 데이터 개수 : 302,848 × 2 = 605,696 bitsNumber of data before demodulation: 302,848 × 2 = 605,696 bits
처리시간 : 605,696 ÷ 26,060,000 = 0.02324초Processing time: 605,696 ÷ 26,060,000 = 0.02324 seconds
와 같다. (상기 26,060,000은 시스템의 동작 주파수를 나타낸다.)Same as (26,060,000 represents the operating frequency of the system.)
이하 본 발명의 바람직한 실시예를 제5도를 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to FIG.
DVD(310)로부터 읽은 데이터는 디모듈레이션(312)을 통하여 복조되며, 상기 복조된 데이터는 논리제어부(326)의 제어(C, S1)에 의해 제1버퍼(314)를 통해 버스(324)에 실려 메모리(328)에 제공된다. 상기 제공되는 데이터는 상기 논리제어부(326)에서 제공되는 어드레스신호(A, S1)에 의해 상기 메모리(328)의 88000번지에 기록된다. 상기 데이터가 기록되기 시작하면 상기 논리제어부(326)는 상기 메모리(328)의 시작 어드레스인 00000번지 영역을 지정하여 기록된 데이터가 독출되도록 한다. 상기 독출된 데이터는 상기 논리제어부(326)의 제어(C, S2)를 받은 제2버퍼(316)을 통해 가로방향 에러정정부(318)로 전송되어 가로방향 에러정정 된다. 상기 가로방향 에러정정이 완료되면 상기 지정된 00000번지에 재 저장된다. 상기 가로방향 에러정정이 완료되면 연속하여 세로방향 에러정정이 수행된다. 상기 세로방향 에러정정은 가로방향 에러정정된 00000번지에 기록된 데이터에 대하여 수행한다. 상기 논리제어부(326)는 상기 메모리(328)의 시작 어드레스인 00000번지 영역을 지정하여 기록된 데이터가 독출되도록 한다. 상기 독출된 데이터는 상기 논리제어부(326)의 제어(C, S3)를 받은 제3버퍼(320)를 통해 세로방향 에러정정부(322)로 전송되어 세로방향 에러정정 된다. 세로방향 에러정정이 완료되면 상기 지정된 00000번지에 재 저정된다. 상기 가로방향 에러정정과 세로방향 에러정정은 연속하여 이루어지게 되므로 지정되는 시작 어드레스는 동일하다. 즉, 가로방향 에러정정 시작 어드레스가 00000번지이면 세로방향 에러정정 시작 어드레스도 00000번지기 된다. 한편, 에러정정이 수행되는 동안 상기 논리제어부(326)는 상기 메모리(328)의 시작 어드레스 44000번지에 기록된 데이터를 독출하여 ID ECC(330)로 제공한다. 상기 ID ECC(330)는 상기 제공되는 데이터의 섹터 시작 식별자에 대한 에러정정을 수행한다. 상기 에러정정이 완료되어 상기 ID ECC(330)로부터 출력되는 데이터는 디스크렘블러(332)을 통해 복원되어 출력된다. 상기 에러정정 및 데이터 출력은 한 섹터에 해당하는 데이터가 기록되는 동안에 완료된다. 상기 데이터가 기록되는데 소요되는 시간은 제6도에 나타난 바와 같이 약 23.2미리세크(ms)이다.The data read from the DVD 310 is demodulated through the demodulation 312, and the demodulated data is transferred to the bus 324 through the first buffer 314 by the control (C, S1) of the logic controller 326. A memory 328 is provided. The provided data is written to the address 88000 of the memory 328 by the address signals A and S1 provided from the logic controller 326. When the data starts to be written, the logic controller 326 designates an area 00000, which is a start address of the memory 328, so that the recorded data can be read. The read data is transmitted to the horizontal error correction unit 318 through the second buffer 316 under the control (C, S2) of the logic control unit 326 and horizontal error correction. When the horizontal error correction is completed, it is stored again at the designated 00000 address. When the horizontal error correction is completed, vertical error correction is performed continuously. The vertical error correction is performed on the data recorded at 00000 in the horizontal error correction. The logic controller 326 designates an area 00000, which is a start address of the memory 328, so that the recorded data can be read. The read data is transmitted to the vertical error correcting unit 322 through the third buffer 320 under the control of the logic control unit 326 (C, S3) to correct the vertical error. When the vertical error correction is completed, it is stored again at the designated address 00000. Since the horizontal error correction and the vertical error correction are performed continuously, the designated start addresses are the same. That is, if the horizontal error correction start address is 00000, the vertical error correction start address is also 00000. Meanwhile, while error correction is performed, the logic controller 326 reads the data written at the start address 44000 of the memory 328 and provides it to the ID ECC 330. The ID ECC 330 performs error correction on the sector start identifier of the provided data. The error correction is completed and the data output from the ID ECC 330 is restored through the descrambler 332 and output. The error correction and data output are completed while data corresponding to one sector is recorded. The time taken for the data to be recorded is about 23.2 milliseconds (ms) as shown in FIG.
상기 데이터가 기록되는 23.2ms가 경과되어 다음 동작은 데이터가 출력된 메모리영역의 시작 어드레스인 44000번지에 데이터가 기록되며, 에러정정된 데이터가 기록된 메모리영역의 시작 어드레스인 00000번지의 데이터는 출력된다. 한편, 새로운 데이터가 기록된 88000번지의 데이터는 에러정정을 하게 된다.After 23.2ms of writing the data has elapsed, the next operation is to write the data to the address 44000, which is the start address of the memory area in which the data is output, and to output the data of address 00000, which is the start address of the memory area in which the error correction data is written. do. On the other hand, the data of 88000 address where the new data is recorded is corrected for error.
상술한 바와 같이 본 발명은 사용되는 메모리 개수의 감소로 제조원가를 절감할 수 있으며, 전체적인 내부 데이터 버스를 하나로 만들므로 전체적인 타이밍을 조절하기가 쉽다. 또한, 데이터가 기록되는 동안 에러정정 및 데이터의 출력이 이루어지므로 시간 지연을 줄일수 있다는 효과가 있다.As described above, the present invention can reduce the manufacturing cost by reducing the number of memory used, and it is easy to adjust the overall timing since the entire internal data bus is made into one. In addition, since error correction and data output are performed while data is being recorded, time delay can be reduced.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071221 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |