KR100188108B1 - 연산증폭기를 포함하는 필터회로의 노이즈 감소방법 - Google Patents

Abstract

이 발명은 집적회로로 구현되는 스위치드 커패시터 필터와 같은 필터회로에 적용되어 노이즈에 발생에 영향을 미치는 연산증폭기의 특성을 변화시킴으로써 전체적인 전력 노이즈(power noise)를 감소하는 방법에 관한 것으로서,

연산증폭기 및 부대회로가 하나의 단을 구성하고, 적어도 하나 이상의 상기 단을 포함하며, 각 단위 조합에 의해 의도하는 주파수 대 이득 특성을 얻도록 하는 필터회로에서,

각 단의 연산증폭기 중 필터회로의 노이즈에 크게 영향을 미치는 연산증폭기를 검출하고, 전체 필터회로의 주파수 특성에 따라 상기 검출된 연산증폭기의 차단 주파수와 유닛이득 대역폭이 증가되도록 함으로써 전체 필터회로의 전력 노이즈가 감소되도록 한다.

Description

연산증폭기를 포함하는 필터회로의 노이즈 감소방법

제1도는 연산증폭기를 포함하는 필터회로의 일반적인 연산증폭기 이득과 psrr과의 관계를 도시한 그래프이고,

제2도는 이 발명에 따른 노이즈 감소방법을 적용시킬 경우의 연산증폭기 이득 및 psrr을 개선전의 연산증폭기의 이득 및 psrr과 비교하여 도시한 그래프이고,

제3도는 이 발명에 따른 노이즈 감소방법을 적용할 경우의 psrr을 개선전 psrr과 비교하여 도시한 그래프이고,

제4도는 이 발명이 적용되는 스위치드 커패시터 필터를 도시한 회로도이다.

이 발명은 연산증폭기를 포함하는 필터회로의 노이즈 감소방법에 관한 것으로서, 더욱 상세하게 말하자면 집적회로로 구현되는 필터회로에 적용되어 노이즈의 발생에 영향을 미치는 연산증폭기의 특성을 변화시킴으로써 전체적인 전력 노이즈(power noise)를 감소시킬 수 있도록 하는 방법에 관한 것이다.

아날로그 소자(Analog device)와 디지탈 소자(Digital device)가 공존하는 혼합모드 칩(Mixed mode chip)에서는 아날로그부와 디지탈부가 기판을 공유하도록 구성되기 때문에 디지탈부에서 발생된 전력 노이즈(power noise)가 아날로그부로 전달되며, 이러한 노이즈는 전체 집적회로의 성능에 큰 영향을 미친다.

상기한 문제점을 극복하기 위하여, 종래에는 레이아웃시 전력 패드를 분리하거나 전력 금속층을 분리함으로써 아날로그부와 디지탈부를 상대적으로 멀리 위치하도록 하였다.

그러나, 이 방법은 노이즈를 개선하는데 어느 정도 한계가 있다.

제1도는 연산증폭기를 포함하는 필터회로의 일반적인 연산증폭기 이득과 psrr과의 관계를 도시한 그래프이다.

여기서, psrr(Power Supply Rejection Ratio)은 연산증폭기가 파워 서플라이의 전압 변화를 출력단에서 감소시키는 능력이다.

만약, 5V계 전력에 300mV, 1㎑의 교류신호가 존재하고, 이러한 전력을 사용하는 연산증폭기의 출력단에서 상기 신호성분이 30mV로 감소되어 나왔다면, 이 연산증폭기는 20dB의 psrr을 갖는다고 말한다.

상기 제1도의 그래프에서 가로축은 주파수(frequency)이며, 세로축은 데시벨(dB) 단위로 표시된 전압(voltage)이다.

통상, 연산증폭기의 주파수 대 이득의 특성은 차단 주파수(cutoff frequency)와 유닛이득 대역폭(unit gain bandwidth) 등으로 표현될 수 있다.

여기서, 차단 주파수는 직류 이득(dc gain)이 -3dB로 떨어질 때의 주파수이며, 유닛이득 대역폭은 연산증폭기의 최대 이득(maximum gain) 주파수(0㎐)에서 이득이 0이 되는 지점의 주파수 대역이다.

제1도에 도시된 바와 같이, 상기한 연산증폭기의 이득 특성은 psrr과 반대로 나타나고 있음을 알 수 있다.

예를 들어, 연산증폭기의 주파수 대 이득 특성으로부터 연산증폭기의 이득이 특정 주파수에서 80dB일 때, psrr은 그 주파수에서 약 -80dB로 된다.

이 발명은 필터회로를 구성하는 연산증폭기의 상기한 바와 같은 특성에 착안한 것으로서, 아날로그부의 노이즈 특성에 크게 영향을 미치는 연산증폭기의 특성을 변화시켜 전력 노이즈를 효과적으로 줄이는데 그 목적이 있다.

이 발명의 특징에 따르면, 연산증폭기 및 부대회로가 하나의 단을 구성하고, 적어도 하나 이상의 상기 단을 포함하며, 각 단이 조합에 의해 의도하는 주파수 대 이득 특성을 얻도록 하는 필터회로에 있어서,

각 단의 연산증폭기 중 필터회로의 노이즈에 크게 영향을 미치는 연산증폭기를 검출하고, 전체 필터회로의 주파수 특성에 따라 상기 검출된 연산증폭기의 차단 주파수와 유닛이득 대역폭을 증가시킴으로써 전체 필터회로의 전력 노이즈가 효과적으로 감소되도록 한다.

즉, 전체 필터회로의 psrr은 노이즈에 크게 영향을 미치는 연산증폭기의 이득 특성에 반비례하므로, 상기 연산증폭기의 이득 특성을 증가시킴으로써 전체 필터회로의 psrr이 효과적으로 감소될 수 있다.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 설명한다.

제2도는 이 발명에 따른 노이즈 감소방법을 적용시킬 경우의 연산증폭기 이득 및 psrr을 개선전의 연산증폭기의 이득 및 psrr과 비교하여 도시한 그래프이고,

제3도는 이 발명에 따른 노이즈 감소방법을 적용할 경우의 psrr을 개선전의 psrr과 비교하여 도시한 그래프이고,

제4도는 이 발명이 적용되는 스위치드 커패시터 필터를 도시한 회로도이다.

먼저, 제4도를 참조하여 이 발명의 원리가 적용되는 스위치드 커패시터 필터(switched capacitor filter)를 설명한다.

제4도에 도시된 바와 같이, 이 발명의 원리가 적용되는 스위치드 커패시터 필터는, 연상증폭기(OP)와; 상기 연산증폭기(OP)의 반전입력단과 출력단 사이에 연결된 제1커패시터(C1)와; 상기 연산 증폭기의 반전 입력단에 차례로 연결된 두 스위칭 트랜지스터(Q1, Q2)와; 상기 두 스위칭 트랜지스터(Q1, Q2)의 중간 접점에 연결된 제2커패시터(C2)로 구성된다.

상기 두 스위칭 트랜지스터(Q1, Q2)의 게이트단에는 극성이 서로 반대인 스위칭 신호(S1, S2)가 각각 인가되며, 스위칭 트랜지스터(Q1)에는 입력신호(Vi)가 인가되고, 연산증폭기(OP)의 출력단에서는 출력신호(Vo)가 제공된다.

상기와 같은 구성에서, 두 개의 스위칭 트랜지스터(Q1, Q2), 연산증폭기(OP) 및 두 커패시터(C1, C2)는 하나의 단을 구성하며, 스위치드 커패시터 필터는 적어도 하나 이상의 단을 포함한다.

동작을 설명하면, 스위칭 신호(S1)에 의해 트랜지스터(Q1)가 턴온되는 동안에는 극성이 반대인 스위칭 신호(S2)에 의해 트랜지스터(Q2)가 턴오프된다.

반대로, 트랜지스터(Q1)가 턴오프되는 동안에는 트랜지스터(Q2)가 턴온된다.

트랜지스터(Q1)가 턴온되는 동안에는 입력신호(Vi)에 의해 커패시터(C2)가 충전되며, 트랜지스터(Q2)가 턴온된 동안에는 커패시터(C2)에 충전된 전압이 연산증폭기(OP)에 인가된다.

이에 따라, 트랜지스터(Q1, Q2)의 스위칭 주파수가 입력신호(Vi)의 주파수보다 훨씬 크면, 상기 커패시터(C2) 및 두 트랜지스터(Q1, Q2)는 가변저항으로 동작한다.

결국, 반전 입력단의 가변저항, 반전 입력단과 출력단 사이의 커패시터(C1) 및 연산증폭기(OP)는 스위치드 커패시터 필터의 한 단을 구성할 수 있다.

위와 같이, 적어도 하나 이상의 단으로 구성되는 스위치드 커패시터 필터에서는 각 단의 조합에 의해 원하는 주파수 대 이득 특성이 얻어질 수 있다.

또한 각 단이 갖는 이득 특성과 단 내의 연산증폭기의 특성에 의해 전체 필터의 노이즈 특성도 결정된다.

즉, 특정단 연산증폭기를 통하여 유입된 전력 노이즈가 다음단의 주파수 대 이득 특성에 의해 특정 주파수에서는 증폭되고, 특정 주파수에서는 감쇄될 수 있다.

이 발명의 실시예에 따른 노이즈 감소방법에 따르면, 상기 스위치드 커패시터 필터에서 전력 노이즈의 증폭에 영향을 미치는 연산증폭기를 검출하고, 이 검출된 연산증폭기의 차단주파수와 유닛이득 대역폭을 필터의 주파수 특성과 비교하여 증가시킨다.

스위치드 커패시터 필터의 psrr은 차단 주파수와 유닛이득 대역폭으로 표현되는 연산증폭기의 이득 특성에 반대로 작용하므로, 차단 주파수와 유닛이득 대역폭의 증가에 의해 상기 스위치드 커패시터 필터의 psrr은 감소될 수 있다.

제2도를 참조하면, 전력 노이즈에 크게 영향을 미치는 연산증폭기의 이득을 조정함으로써 연산증폭기의 psrr이 감소됨을 알 수 있다.

즉, 차단 주파수와 유닛이득 대역폭이 개선전에 비해 증가되도록 함으로써 주파수 증가에 대응하여 psrr이 감소되고 있다.

제3도를 참조하면, 이 발명에 따른 노이즈 감소방법이 적어도 하나 이상의 단을 포함하는 스위치드 커패시터 필터에 적용될 경우, 전체 필터의 psrr이 감소됨을 알 수 있다.

이상에서와 같이 이 발명의 실시예에 따르면, 적어도 하나 이상의 연산증폭기를 포함하는 필터회로에서 전력 노이즈의 증가에 크게 영향을 미치는 연산증폭기의 차단 주파수와 유닛이득 대역폭을 증가시킴으로써 전체 필터의 전력 노이즈가 감소되도록 할 수 있다.

Claims (1)

1. 연산증폭기 및 부대회로가 하나의 필터단을 구성하고, 적어도 하나 이상의 상기 필터단을 포함하며, 각 필터단의 조합에 의해 원하는 주파수 대 이득 특성을 얻는 필터회로에 있어서, 상기 각 필터단의 연산증폭기 중 상기 필터회로의 노이즈에 크게 영향을 미치는 주파수 대역의 필터단의 연산증폭기를 선택하는 단계; 상기 전체 필터회로의 주파수 특성에 따라 상기 선택된 연산증폭기의 차단 주파수와 유닛이득 대역폭을 증가시켜 전체 필터회로의 전력노이즈를 감소시키는 단계를 포함하며, 상기 필터단은, 반전 입력단의 신호를 증폭하는 연산증폭기, 상기 연산증폭기의 반전 입력단과 출력단 사이에 연결된 제1커패시터, 상기 연산증폭기의 반전 입력단과 출력단 사이에 연결된 제1커패시터, 상기 연산증폭기의 반전 입력단에 직렬로 연결되어, 각각의 게이트단을 통해 인가되는 극성이 서로 반대인 스위칭 신호에 의해 교번하여 스위칭되며, 상기 스위칭 동작에 의해 입력신호가 상기 연산증폭기의 반전 입력단에 제공되도록 하는 제1, 제2 트랜지스터, 상기 제1, 제2 트랜지스터의 중간 접점에 연결되어, 상기 두 트랜지스터의 교번하는 스위칭 동작에 의해 입력신호의 충전 및 충전 전압의 상기 연산증폭기로의 방전을 수행하는 제2커패시터를 포함하는 필터회로의 노이즈 감소방법.