KR100188081B1 - Output circuit for driving liquid crystal display device - Google Patents

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    • G09G3/3614—Control of polarity reversal in general

Abstract

이 발명은 액정 표시 장치를 구동하기 위한 출력 회로에 관한 것으로, 종래의 출력 구동 회로가 많은 트랜지스터로 구성되어 있기 때문에 회로내에 출력단자수가 많아지는 경우 많은 면적을 차지해서 집적회로 구성에 부담이 되기 때문에, 이러한 단점을 해결하기 위해서 종래 회로와 동일한 기능을 보유하면서도 사용된 트랜지스터를 줄임으로 집적 회로를 소형화, 박형화하고자 하는 액정 표시 장치를 구동하기 위한 출력 회로에 관한 것이다.The present invention relates to an output circuit for driving a liquid crystal display device. Since the conventional output drive circuit is composed of many transistors, when the number of output terminals in the circuit increases, it occupies a large area and burdens the integrated circuit configuration. In order to solve this disadvantage, the present invention relates to an output circuit for driving a liquid crystal display device which is intended to reduce the size and thickness of an integrated circuit by reducing transistors used while maintaining the same function as a conventional circuit.

Description

액정 표시 장치를 구동하기 위한 출력 회로Output circuit for driving the liquid crystal display

제1도는 종래 기술의 액정 표시 장치 구동용 출력 회로도이고,1 is an output circuit diagram for driving a liquid crystal display device of the prior art,

제2도는 본 발명의 실시예에 따른 액정 표시 장치를 구동하기 위한 출력 회로의 상세 회로도이다.2 is a detailed circuit diagram of an output circuit for driving a liquid crystal display according to an exemplary embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 인버터 회로부 20 : 조합 회로부10: inverter circuit portion 20: combination circuit portion

30 : 구동 회로부 VDD : 높은 전압30: driving circuit part VDD: high voltage

VEE : 낮은 전압(VDD = V0 V1 V4 V5 = VEE)VEE: low voltage (VDD = V0 V1 V4 V5 = VEE)

V0, V1, V4, V5 : 액정 표시 장치 구동용 전압 (V0 V1 V4 V5 )V0, V1, V4, V5: Voltage for driving liquid crystal display device (V0 V1 V4 V5)

IN1, IN2, IN3, IN4 : CMOS 인버터IN1, IN2, IN3, IN4: CMOS Inverter

이 발명은 액정 표시 장치를 구동하기 위한 출력 장치에 관한 것으로서, 더 상세히 말하자면 액정 표시 장치를 구동하기 위한 집적 회로에 있어서 출력 회로가 차지하는 면적을 줄이고, 집적 회로를 소형화, 박형화 하기 위한 액정 표시 장치를 구동하기 위한 출력 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output device for driving a liquid crystal display, and more particularly, to a liquid crystal display for reducing an area occupied by an output circuit and miniaturizing and thinning an integrated circuit in an integrated circuit for driving a liquid crystal display. It relates to an output circuit for driving.

종래의 액정 표시장치를 구동하기 위한 집적 회로의 출력 구동회로의 구성을 첨부된 도면을 참조로 하여 설명하면 다음과 같다.A configuration of an output driving circuit of an integrated circuit for driving a conventional liquid crystal display will be described with reference to the accompanying drawings.

제1도는 종래의 액정 표시 장치를 구동하기 위한 출력 회로도이다.1 is an output circuit diagram for driving a conventional liquid crystal display.

제1도에서 도시된 바와 같이, 종래의 액정 표시 장치를 구동하기 위한 출력 회로의 구성은 데이타 신호(D)입력과 출력 신호의 교류화 신호(M)입력의 두 신호선을 받아 각 신호선에서 반전신호, 비반전신호의 두가지 상태의 신호를 발생시켜 출력하는 인버터 회로부(10)와, 발생된 신호를 조합하여 출력 전압 제어용 트랜지스터의 게이트 제어 신호를 발생하는 조합 회로부(20)와, 게이트 제어 신호로 인해 도통된 출력 전압 제어용 트랜지스터를 통해 액정 표시 장치 구동용 전압을 출력하는 구동 회로부(30)로 구성된다.As shown in FIG. 1, the configuration of an output circuit for driving a conventional liquid crystal display device receives two signal lines, a data signal (D) input and an alternating signal (M) input of an output signal, and an inverted signal at each signal line. Inverter circuit unit 10 for generating and outputting signals in two states of non-inverting signal, combination circuit unit 20 for generating the gate control signal of the output voltage control transistor by combining the generated signals, and the gate control signal The driving circuit unit 30 outputs a liquid crystal display driving voltage through the conductive output voltage controlling transistor.

즉, 데이타 신호(D)입력과 출력 신호의 교류화 신호(M)입력의 조합에 의한 NAND1, NAND2, NOR1, NOR2 게이트의 출력이 단 하나의 트랜지스터만 도통시켜서 출력 단자에는 V0, V1, V4, V5 네가지 전압중 하나의 전압만 선택하여 출력시킨다.That is, the outputs of the NAND1, NAND2, NOR1, and NOR2 gates by the combination of the data signal (D) input and the alternating signal (M) input of the output signal conduct only one transistor so that the output terminals have V0, V1, V4, V5 Select only one of four voltages and output it.

이 종래 기술에서 출력 전압 제어용 트랜지스터의 게이트 신호를 제어하는 조합회로부(20)의 구성이 NAND 게이트(NAND1, NAND2)나 NOR 게이트(NOR1, NOR2)로 구성되어 있는데, 이 NAND 게이트와 NOR 게이트는 피모스형 트랜지스터 2개와 엔모스형 트랜지스터 2개로 구성되어있다.In this prior art, the configuration of the combination circuit unit 20 for controlling the gate signal of the output voltage control transistor is composed of NAND gates NAND1, NAND2, or NOR gates NOR1, NOR2. It consists of two MOS transistors and two NMOS transistors.

따라서 액정 구동용 집적 회로의 출력 단자수가 적은 경우는 집적 회로내에서 출력 구동 회로가 차지하는 면적은 많이 않기 때문에 집적 회로 면적에 부담이 없지만 출력 단자 수가 많아지는 경우는 집적 회로 구성에 많은 부담이 되는 단점이 있다.Therefore, when the number of output terminals of the liquid crystal driving integrated circuit is small, the area occupied by the output driving circuit is not large in the integrated circuit, so there is no burden on the integrated circuit area, but when the number of output terminals is large, the burden on the integrated circuit configuration is disadvantageous. There is this.

따라서 이 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 종래 기술에서 출력 전압 제어용 트랜지스터의 게이트 신호를 제어하는 조합 회로와 동일한 기능을 보유하면서도 조합회로에서 사용된 트랜지스터를 줄임으로써 출력 회로가 차지하는 면적을 줄이고, 집적회로를 소형화, 박형화할 수 있는 액정 표시 장치를 구동하기 위한 출력 회로를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-described problems, and in the prior art, the output circuit is reduced by reducing the transistor used in the combination circuit while maintaining the same function as the combination circuit for controlling the gate signal of the transistor for output voltage control. The present invention provides an output circuit for driving a liquid crystal display device capable of reducing the area occupied by the device and miniaturizing and thinning an integrated circuit.

상기의 목적을 달성하기 위한 이 발명의 구성은, 데이타 신호 입력과 출력 신호의 교류화 신호 입력의 두 신호를 받아 각 신호선에서 반전 신호, 비반전 신호의 두가지 상태의 신호를 발생시켜 출력하는 인버터 회로부와, 상기한 인버터 회로부에서 발생된 신호를 조합하여 출력 회로부에 있는 출력 전압 제어용 트랜지스터의 게이트 제어 신호를 발생시켜 출력하는 조합 회로부와, 상기한 조합 회로부에서 발생된 게이트 제어 신호를 받아 그 신호로 인해 도통된 출력 전압 제어용 트랜지스터를 통해 액정 표시 장치 구동용 전압을 출력하는 구동 회로부로 구성되어 있다.The structure of the present invention for achieving the above object is an inverter circuit section for receiving two signals of the data signal input and the alternating signal input of the output signal to generate and output two state signals of the inverted signal and the non-inverted signal in each signal line And a combination circuit unit for generating and outputting a gate control signal of an output voltage control transistor in the output circuit unit by combining the signals generated in the inverter circuit unit, and receiving the gate control signal generated in the combination circuit unit due to the signal. And a driving circuit section for outputting a liquid crystal display driving voltage through the conductive output voltage controlling transistor.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the present invention in detail.

제2도는 이 발명의 실시예에 따른 액정표시장치를 구동하기 위한 출력회로의 구성도이다.2 is a block diagram of an output circuit for driving a liquid crystal display according to an embodiment of the present invention.

제2도에 도시되어 있듯이, 이 발명의 실시예에 따른 액정 표시 장치를 구동하기 위한 출력 회로의 구성은, 데이타 신호(D)입력과 출력 신호의 교류화 신호(M)입력의 두 신호를 받아 각 신호에서 반전신호, 비반전 신호의 두가지 상태의 신호를 발생시켜 출력하는 인버터 회로부(40)와, 인버터 회로부(40)에서 발생된 신호를 조합하여 출력 회로부에 있는 출력 전압 제어용 트랜지스터의 게이트 제어 신호를 발생시켜 출력하는 조합 회로부(50)와, 조합 회로부(50)에서 발생된 게이트 제어 신호를 받아 그 신호로 인해 도통된 출력 전압 제어용 트랜지스터를 통해 액정 표시 장치 구동용 전압을 출력하는 구동 회로부(60)로 구성되어 있다.As shown in FIG. 2, the configuration of an output circuit for driving a liquid crystal display according to an embodiment of the present invention receives two signals, a data signal D input and an alternating signal M output signal. The gate control signal of the output voltage control transistor in the output circuit unit is formed by combining the signal generated from the inverter circuit unit 40 and the inverter circuit unit 40 which generates and outputs signals of two states, i.e., an inverted signal and a non-inverted signal, from each signal. A combination circuit unit 50 for generating and outputting a signal; and a driving circuit unit 60 for receiving a gate control signal generated by the combination circuit unit 50 and outputting a voltage for driving a liquid crystal display device through an output voltage control transistor conducted by the signal. It consists of).

상기한 인버터 회로부(40)의 구성은, 신호를 반전시키는 4개의 인버터 회로(IN1, IN2, IN3, IN4)가 데이타 신호선(D)과 출력 신호의 교류화 신호선(M)에 각각 2개씩 직렬로 연결되어 있으며 각 신호선의 2개의 인버터 회로에서 첫번째 인버터 회로(D의 IN1, M의 IN3)에서는 반전(역위상) 출력(ⓐ, ⓑ)을, 두번째 인버터 회로(D의 IN2, M의 IN4)에서는 비반전(동위상) 출력(ⓒ, ⓓ)을 발생시킬 수 있도록 이루어져 있다.In the above-described configuration of the inverter circuit section 40, four inverter circuits IN1, IN2, IN3, and IN4 for inverting the signal are in series with each of the data signal line D and the alternating signal line M of the output signal in series. Inverter (antiphase) outputs (ⓐ, ⓑ) in the first inverter circuit (IN1 of D, IN3 of M) in the two inverter circuits of each signal line, and in the second inverter circuit (IN2 of IN, IN4 of M). It is designed to generate non-inverting (in phase) outputs (ⓒ, ⓓ).

상기한 조합 회로부(50)의 구성은, 데이타 신호선(D)의 동위상 신호(ⓑ)가 피모스형 트랜지스터(PMOS1)와 엔모스형 트랜지스터(NMOS1)의 게이트에 연결되고, 피모스형 트랜지스터(PMOS1)의 소오스에는 VDD, 드레인에는 피모스형 트랜지스터(PMOS2), 엔모스형 트랜지스터(NMOS2)의 드레인(혹은 소오스)에 연결되어 출력하고(ⓔ), 엔모스형 트랜지스터(NMOS1)의 소오스에는 VEE, 드레인에는 피모스형 트랜지스터(PMOS2), 엔모스형 트랜지스터(NMOS2)의 소오스(혹은 드레인)에 연결되어 출력하고(ⓕ), 데이타 신호(D)의 역위상 신호(ⓐ)가 피모스형 트랜지스터(PMOS4)와 엔모스형 트랜지스터(NMOS4)의 게이트에 연결되고, 피모스형 트랜지스터(PMOS4)의 소오스에는 VDD, 드레인에는 피모스형 트랜지스터(PMOS5), 엔모스형 트랜지스터(NMOS4)의 소오스에는 VEE, 드레인에는 피모스형 트랜지스터(PMOS5), 엔모스형 트랜지스터(NMOS5)의 소오스(혹은 드레인)에 연결되어 출력하고(ⓗ), 출력 신호의 교류화 신호(M)의 역위상 신호(ⓒ)가 피모스형 트랜지스터(PMOS2)와 엔모스형 트랜지스터(NMOS5)의 게이트에, 출력 신호의 교류화 신호(M)의 동위상 신호(ⓓ)가 엔모스형 트랜지스터(NMOS2)와 피모스형 트랜지스터(PMOS5) 게이트에 인가되는 형태로서, 데이타 신호(D)와 출력 신호의 교류화 신호(M) 따른 네개 전압중 하나의 전압을 선택하여 출력할 수 있도록 이루어져 있다.In the configuration of the combination circuit section 50 described above, the in-phase signal ⓑ of the data signal line D is connected to the gates of the PMOS transistor PMOS1 and the NMOS transistor NMOS1, and the PMOS transistor ( The source of PMOS1 is connected to VDD, the drain is connected to the PMOS transistor PMOS2, the drain of NMOS2 (or source), and is output (ⓔ). The source of NMOS transistor NMOS1 is VEE. The drain is connected to the source (or drain) of the PMOS transistor PMOS2 and the NMOS transistor NMOS2 (output), and the antiphase signal ⓐ of the data signal D is the PMOS transistor. Connected to the gate of the PMOS4 and NMOS4 transistors, VDD for the source of the PMOS transistor PMOS4, PMOS for the drain transistor PMOS5, and VEE for the source transistor NMOS4. PMOS transistors for drain (PMOS5) is connected to the source (or drain) of the NMOS transistor NMOS5 (output), and the antiphase signal (©) of the alternating signal M of the output signal is a PMOS transistor PMOS2. And the in-phase signal (ⓓ) of the alternating signal (M) of the output signal is applied to the gate of the NMOS transistor (NMOS2) and the PMOS transistor (PMOS5). In addition, one of the four voltages according to the data signal (D) and the alternating signal (M) of the output signal can be selected and output.

상기한 구동 회로부(60)의 구성은, 상기한 조합 회로부(50)의 피모스형 트랜지스터(PMOS1)의 드레인 출력(ⓔ)이 피모스형 트랜지스터(PMOS3)의 게이트에 연결되고, 피모스형 트랜지스터(PMOS3)의 소오스에는 V0, 드레인은 출력에 연결되고, 상기한 조합 회로부(50)의 엔모스형 트랜지스터(NMOS1)의 드레인 출력(ⓕ)이 엔모스형 트랜지스터(NMOS3)의 게이트가 연결되며, 엔모스형 트랜지스터(NMOS3)의 소오스는 V4, 드레인은 출력에 연결되고, 상기한 조합 회로부(50)의 피모스형 트랜지스터(PMOS4)의 드레인 출력(ⓖ)이 피모스형 트랜지스터(PMOS6)의 게이트가 연결되고, 피모스형 트랜지스터(PMOS6)의 소오스에는 V1, 드레인은 출력에 연결되고, 상기한 조합 회로부(50)의 엔모스형 트랜지스터(NMOS4)의 드레인 출력(ⓗ)이 엔모스형 트랜지스터(NMOS6)의 게이트가 연결되고, 엔모스형 트랜지스터(NMOS6)의 소오스에는 V5, 드레인에는 출력이 연결되는 형태로 이루어져 있다.In the configuration of the driving circuit unit 60, the drain output ⓔ of the PMOS transistor PMOS1 of the combination circuit unit 50 is connected to the gate of the PMOS transistor PMOS3, and the PMOS transistor is connected. A source of PMOS3 is connected to V0 and a drain to an output, and the drain output ⓕ of the NMOS transistor NMOS1 of the combination circuit unit 50 is connected to a gate of the NMOS transistor NMOS3. The source of the NMOS transistor NMOS3 is connected to V4 and the drain is connected to the output, and the drain output ⓖ of the PMOS transistor PMOS4 of the combination circuit unit 50 is the gate of the PMOS transistor PMOS6. Is connected, the source of the PMOS transistor PMOS6 is connected to V1, the drain is connected to the output, and the drain output (ⓗ) of the NMOS transistor NMOS4 of the combination circuit section 50 is the NMOS transistor ( NMOS6) gate is connected, NMOS type Source is V5, the drain of the transistor (NMOS6) there is made in the form which the output is connected.

상기한 같이 이루어져 있는 이 발명의 실시예에 따른 액정 표시 장치를 구동하기 위한 출력 회로의 동작은 다음과 같다.The operation of the output circuit for driving the liquid crystal display according to the embodiment of the present invention as described above is as follows.

제2도에 도시되어 있듯이, 데이타신호(D)와 동위상의 신호가 인가되는 ⓑ노드에는 조합 회로부(50)의 피모스형 트랜지스터(PMOS1)와 엔모스형 트랜지스터(NMOS1)의 게이트가 연결되고, 피모스형 트랜지스터(PMOS1)와 엔모스형 트랜지스터(NMOS1)의 드레인에는 피모스형 트랜지스터(PMOS2), 엔모스형 트랜지스터(NMOS2)의 소오스(혹은 드레인)와 소오스(혹은 드레인)가 연결되며, 피모스형 트랜지스터(PMOS1)의 드레인이 연결된 ⓔ노드에는 구동 회로부(60)의 피모스형 트랜지스터(PMOS3)의 게이트가 연결되어 V0 전압을 제어한다.As shown in FIG. 2, a gate of the PMOS transistor PMOS1 and the NMOS transistor NMOS1 of the combined circuit unit 50 is connected to the node ⓑ to which the signal in phase with the data signal D is applied. A source (or drain) and a source (or drain) of the PMOS transistor PN2 and the NMOS transistor NMOS2 are connected to the drains of the PMOS transistor PMOS1 and the NMOS transistor NMOS1. A gate of the PMOS transistor PMOS3 of the driving circuit unit 60 is connected to the node ⓔ to which the drain of the MOS transistor PMOS1 is connected to control the V0 voltage.

상기한 조합 회로부(50)의 엔모스형 트랜지스터(NMOS1)의 드레인이 연결된 ⓕ노드에는 구동 회로부(60)의 엔모스형 트랜지스터(NMOS3)의 게이트가 연결되어 V4 전압을 제어한다.A gate of the NMOS transistor NMOS3 of the driving circuit unit 60 is connected to the ⓕ node to which the drain of the NMOS transistor NMOS1 of the combination circuit unit 50 is connected to control the voltage V4.

데이타 신호(D)와 역위상의 신호가 인가되는 ⓐ노드에서는 조합 회로부(50)의 피모스형 트랜지스터(PMOS4)와 엔모스형 트랜지스터(NMOS4)의 게이트가 연결되고, 피모스형 트랜지스터(PMOS4)와 엔모스형 트랜지스터(NMOS4)의 드레인에는 피모스형 트랜지스터(PMOS5), 엔모스형 트랜지스터(NMOS5)의 소오스(혹은 드레인)와 소오스(혹은 드레인)가 연결되며, 피모스형 트랜지스터(PMOS4)의 드레인이 연결된 ⓖ노드에는 구동 회로부(60)의 피모스형 트랜지스터(PMOS6)의 게이트가 연결되어 V1 전압을 제어한다.In the node ⓐ to which the data signal D and an antiphase signal are applied, gates of the PMOS transistor PMOS4 and the NMOS transistor NMOS4 of the combination circuit unit 50 are connected, and the PMOS transistor PMOS4 is connected. The source of the PMOS transistor PMOS5 and the source (or drain) and source (or drain) of the NMOS transistor 5 are connected to the drain of the NMOS transistor 4 and the PMOS transistor PMOS4. A gate of the PMOS transistor of the driving circuit unit 60 is connected to the node connected to the drain to control the voltage V1.

상기한 조합 회로부(50)의 엔모스형 트랜지스터(NMOS4)의 드레인이 연결된 ⓗ노드에는 구동 회로부(60)의 엔모스형 트랜지스터(NMOS6)의 게이트가 연결되어 V5의 전압을 제어한다.The gate of the NMOS transistor NMOS6 of the driving circuit unit 60 is connected to the node connected to the drain of the NMOS transistor NMOS4 of the combination circuit unit 50 to control the voltage of V5.

또한 출력 신호의 교류화 신호(M)의 동위상 신호(ⓓ)가 조합 회로부(50)의 엔모스형 트랜지스터(NMOS2)와 피모스형 트랜지스터(PMOS5)의 게이트에 인가되고, 출력 신호의 교류화 신호(M)의 역위상 신호(ⓒ)가 피모스형 트랜지스터(PMOS2)와 엔모스형 트랜지스터(NMOS5)의 게이트에 인가됨으로써 출력신호의 교류화 신호(M)에 따라 동위상 신호(ⓓ)가 인가된 트랜지스터와 역위상 신호(ⓒ)가 인가된 트랜지스터의 도통을 제어해 주는 매우 중요한 역할을 해준다.In addition, the in-phase signal ⓓ of the alteration signal M of the output signal is applied to the gates of the NMOS transistor NMOS2 and the PMOS transistor PMOS5 of the combination circuit section 50, thereby altering the output signal. The in-phase signal ⓒ of the signal M is applied to the gates of the PMOS transistor PMOS2 and the NMOS transistor NMOS5, so that the in-phase signal ⓓ in accordance with the alternating signal M of the output signal. The applied transistor and the antiphase signal ⓒ play a very important role in controlling the conduction of the applied transistor.

상기한 구동 회로부(60)의 피모스형 트랜지스터(PMOS3), 엔모스형 트랜지스터(NMOS3), 피모스형 트랜지스터(PMOS6), 엔모스형 트랜지스터(NMOS6)의 드레인은 출력 단자에 적속되어 액정 표시 장치 구동용 전압을 발생한다.The drains of the PMOS transistor PMOS3, the NMOS transistor NMOS3, the PMOS transistor PMOS6, and the NMOS transistor NMOS6 of the driving circuit unit 60 are connected to the output terminal, and the liquid crystal display device is connected to the output terminal. Generates a driving voltage.

여기서, 데이타 신호(D)가 '하이'이고 출력신호의 교류화 신호(M)가 '하이'일때, 엔모스형 트랜지스터(NMOS1)과 피모스형 트랜지스터(PMOS2), 엔모스형 트랜지스터(NMOS2)가 온되어 피모스형 트랜지스터(PMOS3)의 게이트에는 낮은 전압 VEE가 공급되므로 피모스형 트랜지스터(PMOS3)가 온되어 V0전압이 출력된다.Here, when the data signal D is 'high' and the AC signal M of the output signal is 'high', the NMOS transistor NMOS1, the PMOS transistor PMOS2, and the NMOS transistor NMOS2. Since the low voltage VEE is supplied to the gate of the PMOS transistor PMOS3, the PMOS transistor PMOS3 is turned on to output the V0 voltage.

데이타 신호(D)가 '하이'이고 출력 신호의 교류화 신호(M)가 '로우'일 때, 피모스형 트랜지스터(PMOS4), 엔모스형 트랜지스터(NMOS5), 피모스형 트랜지스터(PMOS5)가 온되어 엔모스형 트랜지스터(NMOS6)의 게이트에는 높은 전압인 VDD가 공급되므로 엔모스형 트랜지스터(NMOS6)가 온되어 V5전압이 출력된다.When the data signal D is 'high' and the AC signal M of the output signal is 'low', the PMOS transistor PMOS4, the NMOS transistor NMOS5, and the PMOS transistor PMOS5 are Since the high voltage VDD is supplied to the gate of the NMOS transistor NMOS6, the NMOS transistor NMOS6 is turned on to output the V5 voltage.

데이타 신호(D)가 '로우'이고 출력신호의 교류화 신호(M)가 '하이'일 때, 피모스형 트랜지스터(PMOS1), 피모스형 트랜지스터(PMOS2), 엔모스형 트랜지스터(NMOS2)가 온되어 엔모스형 트랜지스터(NMOS3)의 게이트에는 높은 전압 VDD가 공급되므로 엔모스형 트랜지스터(NMOS3)가 온되어 V4의 전압이 출력된다.When the data signal D is 'low' and the AC signal M of the output signal is 'high', the PMOS transistor PMOS1, the PMOS transistor PMOS2, and the NMOS transistor NMOS2 are Since the high voltage VDD is supplied to the gate of the NMOS transistor NMOS3, the NMOS transistor NMOS3 is turned on to output the voltage of V4.

데이타 신호(D)가 '로우'이고 출력신호의 교류화 신호(M)가 '로우'일 때, 엔모스형 트랜지스터(NMOS4), 피모스형 트랜지스터(PMOS5), 엔모스형 트랜지스터(NMOS5)가 온되어 피모스형 트랜지스터(PMOS6)의 게이트에는 낮은 전압인 VEE가 공급되므로 피모스형 트랜지스터(PMOS6)가 온되어 V1의 전압이 출력된다.When the data signal D is 'low' and the AC signal M of the output signal is 'low', the NMOS transistor NMOS4, the PMOS transistor PMOS5, and the NMOS transistor NMOS5 are Since the VEE, which is low, is supplied to the gate of the PMOS6 transistor PMOS6, the PMOS transistor PMOS6 is turned on to output the voltage of V1.

따라서 피모스형 트랜지스터(PMOS3)와 피모스형 트랜지스터(PMOS6), 엔모스형 트랜지스터(NMOS3)와 엔모스형 트랜지스터(NMOS6)는 데이타 신호(D)와 출력 신호의 교류화 신호(M)의 입력에 따라 하나의 트랜지스터만 온되기 때문에 출력에는 V0, V1, V4, V5 전압중 하나의 전압만이 출력된다.Therefore, the PMOS transistor PMOS3, the PMOS transistor PMOS6, the NMOS transistor NMOS3, and the NMOS transistor NMOS6 input the data signal D and the output signal M of the output signal. Since only one transistor is turned on, only one of the voltages V0, V1, V4, and V5 is output.

따라서, 상기와 같이 동작하는 이 발명의 효과는 종래의 액정 표시장치를 구동하기 위한 출력 회로와 동일한 기능을 보유하면서도, 출력 전압 제어용 트랜지스터의 게이트 신호를 제어하는 조합회로에서 사용된 트랜지스터를 줄임으로써 집적회로의 출력수가 많아지는 경우 출력회로가 차지하는 면적을 줄이고 집적회로를 소형화, 박형화하여 경제성을 높일 수 있다.Therefore, the effects of the present invention operating as described above are integrated by reducing the transistors used in the combination circuit for controlling the gate signal of the output voltage controlling transistor while maintaining the same function as the output circuit for driving the conventional liquid crystal display. When the number of outputs of the circuit increases, the area occupied by the output circuit can be reduced, and the integrated circuit can be made smaller and thinner, thereby improving economic efficiency.

Claims (3)

데이터 신호 입력과 출력 신호의 교류화 신호 입력의 두 신호를 입력으로 받아, 상기 데이터 신호와 동상인 제1 신호와 상기 데이터 신호의 반전 신호인 제2 신호를 출력하며, 상기 교류화 신호와 동상인 제3 신호와 상기 교류화 신호의 반전 신호인 제4 신호를 출력하는 인버터 회로부(40)와, 상기 제1, 제2, 제3, 제4 신호를 조합하여, 출력회로부에 있는 출력 전압 제어용 트랜지스터의 게이트 제어신호를 발생시켜 출력하는 조합회로부(50)와, 상기 조합회로부에서 발생된 상기 게이트 제어신호를 받아 도통된 출력 전압 제어용 트랜지스터를 통해 액정 표시 장치 구동용 전압을 출력하는 구동회로부(60)를 포함하며, 상기 조합회로부(50)는 상기 제1 신호가 각각 게이트에 인가되는 제1 NMOS 트랜지스터(NMOS1) 및 제1 PMOS 트랜지스터(PMOS1)와, 상기 제3 신호가 게이트에 인가되는 제2 NMOS 트랜지스터(NMOS2)와, 상기 제4 신호가 게이트에 인가되는 제2 PMOS 트랜지스터(PMOS2)와, 상기 제2 신호가 각각 게이트에 인가되는 제3 NMOS 트랜지스터(NMOS4) 및 제3 PMOS 트랜지스터(PMOS4)와, 상기 제4 신호가 게이트에 인가되는 제4 NMOS 트랜지스터(NMOS5)와, 상기 제3 신호가, 게이트에 인가되는 제4 PMOS 트랜지스터(PMOS2)로 이루어지며, 상기 제1 PMOS 트랜지스터(PMOS1)의 소스는 제1 전원 전압(VDD)에 연결되고, 제1 PMOS 트랜지스터(PMOS1)의 드레인은 상기 제2 PMOS 트랜지스터(PMOS2)의 소스와 상기 제2 NMOS 트랜지스터(NMOS2)의 드레인에 각각 연결되고, 상기 제2 PMOS 트랜지스터(PMOS2)의 드레인과 상기 제2 NMOS 트랜지스터(NMOS2)의 소스는 상기 제1 NMOS 트랜지스터(NMOS1)의 드레인에 연결되고, 상기 제1 NMOS 트랜지스터(NMOS1)의 소스는 제2 전압 전압(VEE)에 연결되고, 상기 제3 PMOS 트랜지스터(PMOS4)의 소스는 상기 제1 전원 전압(VDD)에 연결되고, 제3 PMOS 트랜지스터(PMOS4)의 드레인은 상기 제4 PMOS 트랜지스터(PMOS5)의 소스와 상기 제4 NMOS 트랜지스터(NMOS5)의 드레인에 각각 연결되고, 상기 제4 PMOS 트랜지스터(PMOS5)의 드레인과 상기 제4 NMOS 트랜지스터(NMOS5)의 소스는 상기 제3 NMOS 트랜지스터(NMOS4)의 드레인에 연결되고, 상기 제3 NMOS 트랜지스터(NMOS4)의 소스는 상기 제2 전압 전압(VEE)에 연결되는 것을 특징으로 하는 액정 표시 장치를 구동하기 위한 출력 회로.Receives two signals of the data signal input and the alternating signal input of the output signal as inputs, and outputs a first signal in phase with the data signal and a second signal inverted from the data signal, and in phase with the alternating signal. An output circuit controlling transistor in the output circuit section by combining the inverter circuit section 40 which outputs a third signal and a fourth signal which is an inverted signal of the alternating signal, and the first, second, third and fourth signals. A combination circuit unit 50 for generating and outputting a gate control signal of the gate signal and a driving circuit unit 60 for outputting a driving voltage for the liquid crystal display device through an output voltage control transistor connected to the gate control signal generated by the combination circuit unit. The combination circuit unit 50 includes a first NMOS transistor NMOS1 and a first PMOS transistor PMOS1 to which the first signal is applied to a gate, respectively, and the third signal is gay. A second NMOS transistor (NMOS2) applied to the gate, a second PMOS transistor (PMOS2) to which the fourth signal is applied to the gate, and a third NMOS transistor (NMOS4) and a third to which the second signal is applied to the gate, respectively. A PMOS transistor (PMOS4), a fourth NMOS transistor (NMOS5) to which the fourth signal is applied to the gate, and a third PMOS transistor (PMOS2) to be applied to the gate, and the first PMOS The source of the transistor PMOS1 is connected to the first power supply voltage VDD, and the drain of the first PMOS transistor PMOS1 is connected to the source of the second PMOS transistor PMOS2 and the drain of the second NMOS transistor NMOS2. Respectively connected to each other, a drain of the second PMOS transistor PMOS2 and a source of the second NMOS transistor NMOS2 are connected to a drain of the first NMOS transistor NMOS1, and a source of the first NMOS transistor NMOS1. Is connected to the second voltage voltage VEE The source of the third PMOS transistor PMOS4 is connected to the first power supply voltage VDD, and the drain of the third PMOS transistor PMOS4 is the source of the fourth PMOS transistor PMOS5 and the fourth NMOS transistor. Respectively connected to the drain of NMOS5, the drain of the fourth PMOS transistor PMOS5 and the source of the fourth NMOS transistor NMOS5 are connected to the drain of the third NMOS transistor NMOS4, and the third NMOS. A source of a transistor (NMOS4) is connected to the second voltage voltage (VEE) output circuit for driving a liquid crystal display device. 제1항에 있어서, 상기 인버터 회로부(40)는 상기 데이터 신호를 반전시켜 상기 제2 신호를 출력하는 제1 인버터(IN1)와, 상기 제2 신호를 반전시켜 상기 제1 신호를 출력하는 제2 인버터(IN2)와, 상기 교류화 신호를 반전시켜 상기 제4 신호를 출력하는 제3 인버터(IN3)와, 상기 제4 신호를 반전시켜 상기 제3 신호를 출력하는 제4 인버터(IN2)로 이루어지는 것을 특징으로 하는 액정 표시 장치를 구동하기 위한 출력회로.The inverter circuit unit 40 of claim 1, wherein the inverter circuit unit 40 inverts the data signal to output the second signal and a second inverter inverts the second signal to output the first signal. An inverter IN2, a third inverter IN3 for inverting the alternating signal and outputting the fourth signal, and a fourth inverter IN2 for inverting the fourth signal and outputting the third signal. An output circuit for driving a liquid crystal display, characterized in that. 제2항에 있어서, 상기 구동회로부(60)는 상기 제1 PMOS 트랜지스터(PMOS1)의 드레인이 게이트에 연결되고, 제1 전압(V0)이 소스에 연결되는 제5 PMOS 트랜지스터(PMOS3)와, 상기 제1 NMOS 트랜지스터(NMOS1)의 드레인이 게이트에 연결되고, 제2 전압(V4)이 소스에 연결되고 상기 제5 PMOS 트랜지스터(PMOS3)의 드레인이 드레인에 연결되는 제5 NMOS 트랜지스터(NMOS3)과, 상기 제3 PMOS 트랜지스터(PMOS4)의 드레인이 게이트에 연결되고, 제3 전압(V1)이 소스에 연결되는 제6 PMOS 트랜지스터(PMOS6)과, 상기 제3 NMOS 트랜지스터(NMOS4)의 드레인이 게이트에 연결되고, 제 4 전압(V5)이 소스에 연결되고 상기 제6 PMOS 트랜지스터(PMOS6)의 드레인이 드레인에 연결되는 제6 NMOS 트랜지스터(NMOS6)로 이루어지는 것을 특징으로 하는 액정 표시 장치를 구동하기 위한 출력회로.The driving circuit unit 60 includes: a fifth PMOS transistor PMOS3 having a drain of the first PMOS transistor PMOS1 connected to a gate and a first voltage V0 connected to a source; A fifth NMOS transistor NMOS3 having a drain of the first NMOS transistor NMOS1 connected to a gate, a second voltage V4 connected to a source, and a drain of the fifth PMOS transistor PMOS3 connected to a drain; A drain of the third PMOS transistor PMOS4 is connected to a gate, a sixth PMOS transistor PMOS6 having a third voltage V1 connected to a source, and a drain of the third NMOS transistor NMOS4 connected to a gate. And a sixth NMOS transistor (NMOS6) having a fourth voltage (V5) connected to a source and a drain of the sixth PMOS transistor (PMOS6) connected to a drain. .
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