KR100188016B1 - Semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 그 장치는 데이터를 저장하기 위한 메모리 셀 어레이, 데이터를 입출력하기 위한 복수개의 데이터 패드들, 및 어드레스를 입력하기 위한 복수개의 어드레스 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 어드레스 패드들 각각은 상기 어드레스를 버퍼하기 위한 어드레스 버퍼, 데이터를 입력하기 위한 데이터 입력버퍼, 상기 메모리 셀 어레이에 저장된 데이터를 출력하기 위한 데이터 출력버퍼, 제1제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 어드레스를 상기 어드레스 버퍼로 전달하고, 상기 어드레스 패드로부터 입력되는 데이터를 입력하고, 상기 메모리 셀 어레이에 저장된 데이터를 출력하기 위한 제1제어수단, 및 제2제어신호에 응답하여 상기 데이터 입력버퍼로 상기 제1제어수단으로부터 전송되는 데이터를 전송하고, 상기 데이터 출력버퍼로 부터의 데이터를 상기 제1제어수단으로 전송하기 위한 제2제어수단으로 구성되어 있다. 따라서 데이터 핀수를 증가함이 없이 바이트 와이드 동작을 수행할 수 있다.The present invention discloses a semiconductor memory device. The apparatus includes a memory cell array for storing data, a plurality of data pads for inputting and outputting data, and a plurality of address pads for inputting an address, wherein each of the plurality of address pads includes: An address buffer for buffering the address, a data input buffer for inputting data, a data output buffer for outputting data stored in the memory cell array, and an address input from the address pad in response to a first control signal. First control means for transferring to a buffer, inputting data input from the address pad, and outputting data stored in the memory cell array; and the first control means to the data input buffer in response to a second control signal. Transfers data from And, it consists of a second control means for transferring data from to said data output buffer to the first control means. Therefore, byte wide operation can be performed without increasing the number of data pins.

Description

반도체 메모리 장치Semiconductor memory device

제1도는 본 발명의 반도체 메모리 장치의 구성을 나태내는 블록도이다.1 is a block diagram showing the configuration of a semiconductor memory device of the present invention.

제2도는 제1도에 나타낸 어드레스 패드들(30)의 각각에 연결되는 회로의 블록도이다.2 is a block diagram of a circuit connected to each of the address pads 30 shown in FIG.

제3a도는 종래의 패스트 페이지 모드 리드 사이클(Fast page mode read cycle)의 동작 타이밍도이고,3A is an operation timing diagram of a conventional fast page mode read cycle.

제3b도는 본 발명의 패스트 페이지 모드 리드 사이클의 동작 타이밍도를 나타내는 것이다.3B shows an operation timing diagram of the fast page mode read cycle of the present invention.

제4a도는 종래의 패스트 페이지 모드 라이트 사이클(Fast page mode write cycle)의 동작 타이밍도이고,4A is an operation timing diagram of a conventional fast page mode write cycle.

제4b도는 본 발명의 패스트 페이지 모드 라이트 사이클의 동작 타이밍도를 나타내는 것이다.4B illustrates an operation timing diagram of the fast page mode write cycle of the present invention.

제5a도는 종래의 동기형 메모리 장치의 라이트 사이클의 동작 타이밍도이고,5A is an operation timing diagram of a write cycle of a conventional synchronous memory device.

제5b도는 본 발명의 동기형 메모리 장치의 라이트 사이클의 동작타이밍도를 나타내는 것이다.5B shows the operation timing of the write cycle of the synchronous memory device of the present invention.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터의 핀수를 증가함이 없이 바이트 와이드의 동작을 가능하게 할 수 있는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device capable of enabling byte wide operation without increasing the number of pins of data.

종래의 반도체 메모리 장치에서는 바이트 와이드(byte wide)의 실현을 위해서 핀(pin)수를 증가하여야 했었다. 이와 같은 핀수의 증가는 제조원가의 상승을 초래하였다.In the conventional semiconductor memory device, the number of pins has to be increased in order to realize byte wide. This increase in the number of pins led to an increase in manufacturing costs.

본 발명의 목적은 데이터 핀수를 증가함이 없이 바이트 와이드의 동작을 수행하는 것이 가능한 반도체 메모리 장치를 제공하는데 있다.An object of the present invention is to provide a semiconductor memory device capable of performing byte wide operation without increasing the number of data pins.

이와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이, 데이터를 입출력하기 위한 복수개의 데이터 패드들, 및 어드레스를 입력하기 위한 복수개의 어드레스 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 어드레스 패드들 각각은 상기 어드레스를 버퍼하기 위한 어드레스 버퍼, 데이터를 입력하기 위한 데이터 입력버퍼, 상기 메모리 셀 어레이에 저장된 데이터를 출력하기 위한 데이터 출력버퍼, 제1제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 어드레스를 상기 어드레스 버퍼로 전달하고, 상기 어드레스 패드로부터 입력되는 데이터를 입력하고, 상기 메모리 셀 어레이에 저장된 데이터를 출력하기 위한 제1제어수단, 및 제2제어신호에 응답하여 상기 데이터 입력버퍼로 상기 제1제어수단으로부터 전송되는 데이터를 전송하고, 상기 데이터 출력버퍼로 부터의 데이터를 상기 제1제어수단으로 전송하기 위한 제2제어수단을 구비한 것을 특징으로 한다.A semiconductor memory device of the present invention for achieving the above object is a semiconductor memory device having a memory cell array for storing data, a plurality of data pads for inputting and outputting data, and a plurality of address pads for inputting an address Each of the plurality of address pads includes an address buffer for buffering the address, a data input buffer for inputting data, a data output buffer for outputting data stored in the memory cell array, and a first control signal. First control means for transferring an address input from the address pad to the address buffer, inputting data input from the address pad, and outputting data stored in the memory cell array, and responding to a second control signal. The data input buffer And second control means for transmitting data transmitted from said first control means, and for transmitting data from said data output buffer to said first control means.

첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.The semiconductor memory device of the present invention will be described with reference to the accompanying drawings as follows.

제1도는 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이들(10), 데이터 패드들(20), 및 어드레스 패드들(30)으로 구성되어 있다.FIG. 1 is a block diagram showing the configuration of a semiconductor memory device of the present invention, and is composed of memory cell arrays 10, data pads 20, and address pads 30.

본 발명의 반도체 메모리 장치는 핀수의 증가없이 바이트 와이트를 실현시키기 위해서 어드레스 패드가 어드레스를 받아들이는 기능외에 데이터를 받아들이고 내보내는 기능을 추가한 것이다. 즉 제1도에 나타낸 어드레스 패드들(30) 각각은 어드레스를 받아들이는 기능외에 데이터를 입출력하는 기능도 가진다.The semiconductor memory device of the present invention adds a function of accepting and exporting data in addition to a function of accepting an address by the address pad in order to realize byte wide without increasing the number of pins. That is, each of the address pads 30 shown in FIG. 1 has a function of inputting / outputting data in addition to the function of receiving an address.

제2도는 제1도에 나타낸 어드레스 패드들(30)의 각각에 연결되는 회로의 블록도로서, 어드레스 버퍼(40), 데이터 입력버퍼(42), 데이터 출력버퍼(44) 및 제어회로들(46, 48)로 구성되어 있다.FIG. 2 is a block diagram of a circuit connected to each of the address pads 30 shown in FIG. 1, wherein the address buffer 40, the data input buffer 42, the data output buffer 44 and the control circuits 46 are shown in FIG. , 48).

패드(30)을 통하여 어드레스가 입력될 때, 제어신호(A)에 응답하여 제어회로(48)는 어드레스를 어드레스 입력버퍼(40)로 전송하고, 어드레스 입력버퍼(40)는 어드레스를 버퍼하여 출력한다. 패드(30)을 통하여 데이터를 출력하고자 할 때는 제어신호(B)에 응답하여 제어회로(46)는 데이터 출력버퍼(44)를 통하여 출력되는 데이터를 출력한다. 그리고, 제어회로(48)는 제어신호(A)에 응답하여 데이터를 패드(30)로 전송한다. 마지막으로, 패드(30)를 통하여 데이터를 입력하고자 할 때는 제어회로(48)는 제어신호(A)에 응답하여 데이터를 제어회로(46)로 전송하고, 제어회로(46)는 제어신호(B)에 응답하여 데이터를 데이터 입력버퍼(42)로 전송한다. 데이터 입력버퍼(42)는 데이터를 버퍼하여 출력한다.When an address is input through the pad 30, the control circuit 48 transmits the address to the address input buffer 40 in response to the control signal A, and the address input buffer 40 buffers the address and outputs the address. do. When outputting data through the pad 30, the control circuit 46 outputs data output through the data output buffer 44 in response to the control signal B. FIG. Then, the control circuit 48 transmits data to the pad 30 in response to the control signal (A). Finally, when inputting data through the pad 30, the control circuit 48 transmits data to the control circuit 46 in response to the control signal A, and the control circuit 46 controls the control signal B. FIG. ), The data is transmitted to the data input buffer 42. The data input buffer 42 buffers and outputs data.

제2도에서, 어드레스 패드를 라이트 사이클과 리드 사이클에 모두 사용할 경우에는 데이터 입력버퍼(42), 데이터 출력버퍼(44)가 모두 추가되어야 하지만, 라이트 사이클에만 사용할 경우에는 데이터 입력버퍼(42)만 추가하면 되고, 리드 사이클에만 사용할 경우에는 데이터 출력버퍼(44)만 추가하면 된다.In FIG. 2, when the address pad is used for both the write cycle and the read cycle, both the data input buffer 42 and the data output buffer 44 must be added. However, when only the write cycle is used, only the data input buffer 42 is used. The data output buffer 44 only needs to be added when it is used only for read cycles.

즉, 본 발명에서는 바이트 와이드의 동작을 구현하기 위하여 데이터 핀수를 증가시키는 것이 아니라 어드레스 핀에 데이터 입력버퍼 및/또는 데이터 출력버퍼를 추가하여 구성한다는 것이다.That is, in the present invention, the data input buffer and / or the data output buffer are added to the address pin instead of increasing the number of data pins to implement byte wide operation.

제3a도는 종래의 패스트 페이지 모드 리드 사이클(Fast pade mode read cycle)의 동작 타이밍도이고, 제3b도는 본 발명의 패스트 페이지 모드 리드 사이클의 동작 타이밍도를 나타내는 것이다.FIG. 3A is an operation timing diagram of a conventional fast page mode read cycle, and FIG. 3B is an operation timing diagram of a fast page mode read cycle of the present invention.

제3a도에 나타낸 타이밍도에서 볼 수 있는 것처럼, 종래에는 어드레스 패드를 통하여 열 어드레스(Ca1)가 입력되고 난 후에, 데이터 패드를 통하여 데이터(D1)가 출력된다. 즉, 어드레스 패드를 통하여 어드레스들(Ca2, Ca3)의 입력이 있고 난 후에 데이터 패드를 통하여서만 데이터(D2, D3)가 출력된다. 그러나, 제3b도에 나타낸 본 발명의 타이밍도에서는 어드레스 패드와 데이터 패드 모두를 통하여 페이지의 데이터가 동시에 출력된다.As can be seen from the timing diagram shown in FIG. 3A, after the column address Ca1 is conventionally input through the address pad, the data D1 is output through the data pad. That is, after the input of the addresses Ca2 and Ca3 through the address pad, the data D2 and D3 are output only through the data pad. However, in the timing diagram of the present invention shown in FIG. 3B, the data of the page is simultaneously output through both the address pad and the data pad.

제4a도는 종래의 패스트 페이지 모드 라이트 사이클(Fast page mode write cycle)의 동작 타이밍도이고, 제4b도는 본 발명의 패스트 페이지 모드 라이트 사이클의 동작 타이밍도를 나타내는 것이다.4A is an operation timing diagram of a conventional fast page mode write cycle, and FIG. 4B is an operation timing diagram of the fast page mode write cycle of the present invention.

제4a도에 나타낸 타이밍도에서 볼 수 있는 것처럼, 종래에는 어드레스 패드와 데이터 패드를 분리하여 사용하였으므로 열 어드레스와 데이터를 동시에 입력하였으나, 본 발명에서는 어드레스 패드가 데이터의 입력에도 사용되어야 하므로 제4b도에 나타낸 것처럼, 데이터를 열 어드레스 입력후에 어드레스 패드와 데이터 패드를 동시에 입력한다. 이와 같이 어드레스 패드와 데이터 패드를 통하여 페이지의 데이터를 동시에 입력함으로써 라이트 동작시의 효율을 향상시킬수 있다.As can be seen from the timing diagram shown in FIG. 4A, since the address pad and the data pad were conventionally used, the column address and the data were simultaneously input. However, in the present invention, the address pad should also be used for data input. As shown in Fig. 2, after inputting data into a column address, the address pad and the data pad are simultaneously input. In this way, by simultaneously inputting the page data through the address pad and the data pad, the efficiency of the write operation can be improved.

제5a도는 종래의 동기형 메모리 장치의 라이트 사이클의 동작 타이밍도이고, 제5b도는 본 발명의 동기형 메모리 장치의 라이트 사이클의 동작 타이밍도를 나타내는 것이다.FIG. 5A is an operation timing diagram of the write cycle of the conventional synchronous memory device, and FIG. 5B is an operation timing diagram of the write cycle of the synchronous memory device of the present invention.

제5a도에 나타낸 타이밍도에서 볼 수 있는 것처럼, 종래에는 데이터 패드를 통하여서만 데이터를 입력하였으나, 본 발명에서는 제5b도에 나타낸 것처럼, 데이터를 동시에 라이트함으로써 바이트 와이드를 실현할 수 있다. 즉 본 발명의 반도체 메모리 장치는 증가된 비트만큼의 데이터 입/출력을 데이터 핀의 증가에 의해서 동작을 수행하는 것이 아니라 어드레스 핀을 통하여 데이터 입/출력을 가능하게 한다.As can be seen from the timing diagram shown in FIG. 5A, conventionally, data was input only through a data pad. In the present invention, as shown in FIG. 5B, byte wide can be realized by simultaneously writing data. That is, the semiconductor memory device of the present invention enables data input / output through an address pin rather than performing data input / output by an increased number of bits.

따라서, 본 발명의 반도체 메모리 장치는 어드레스 핀을 통한 어드레스 입력후에 다음 어드레스가 입력될때까지의 기간에 데이터를 입력 또는 출력하기 위한 데이터 패드로 사용함으로써 데이터 핀수를 증가하지 않고도 바이트 와이드의 리드 및 라이트 동작을 수행할 수 있다.Therefore, the semiconductor memory device of the present invention uses a data pad for inputting or outputting data in a period from the address input through the address pin until the next address is input, thereby making the byte wide read and write operations without increasing the number of data pins. Can be performed.

Claims (6)

데이터를 저장하기 위한 메모리 셀 어레이; 데이터를 입출력하기 위한 복수개의 데이터 패드들; 및 어드레스를 입력하기 위한 복수개의 어드레스 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 어드레스 패드들 각각은 상기 어드레스를 버퍼하기 위한 어드레스 버퍼; 데이터를 입력하기 위한 데이터 입력버퍼; 상기 메모리 셀 어레이에 저장된 데이터를 출력하기 위한 데이터 출력버퍼; 제1제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 어드레스를 상기 어드레스 버퍼로 전달하고, 상기 어드레스 패드로부터 입력되는 데이터를 입력하고, 상기 메모리 셀 어레이에 저장된 데이터를 출력하기 위한 제1제어수단; 및 제2제어신호에 응답하여 상기 데이터 입력버퍼로 상기 제1제어수단으로부터 전송되는 데이터를 전송하고, 상기 데이터 출력버퍼로 부터의 데이터를 상기 제1제어수단으로 전송하기 위한 제2제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.A memory cell array for storing data; A plurality of data pads for inputting and outputting data; And a plurality of address pads for inputting an address, each of the plurality of address pads comprising: an address buffer for buffering the address; A data input buffer for inputting data; A data output buffer for outputting data stored in the memory cell array; First control means for transferring an address input from the address pad to the address buffer in response to a first control signal, inputting data input from the address pad, and outputting data stored in the memory cell array; And second control means for transmitting data transmitted from said first control means to said data input buffer in response to a second control signal, and for transmitting data from said data output buffer to said first control means. The semiconductor memory device characterized by the above-mentioned. 제1항에 있어서, 상기 복수개의 어드레스 패드들을 통한 데이터의 입력 및 출력은 상기 어드레스가 입력된 후 다음 어드레스의 입력까지의 어드레스 입력이 없는 기간에 이루어지는 것을 특징으로 하는 것을 반도체 메모리 장치.The semiconductor memory device according to claim 1, wherein the input and output of data through the plurality of address pads are performed in a period in which there is no address input until the input of a next address after the address is input. 데이터를 저장하기 위한 메모리 셀 어레이; 데이터를 입출력하기 위한 복수개의 데이터 패드들; 및 어드레스를 입력하기 위한 복수개의 어드레스 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 어드레스 패드들 각각은 상기 어드레스를 버퍼하기 위한 어드레스 버퍼; 데이터를 입력하기 위한 데이터 입력버퍼; 제1제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 어드레스를 상기 어드레스 버퍼로 전달하고, 상기 어드레스 패드로부터 입력되는 데이터를 입력하기 위한 제1제어수단; 및 제2제어신호에 응답하여 상기 데이터 입력버퍼로 상기 제1제어수단으로부터 전송되는 데이터를 전송하기 위한 제2제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.A memory cell array for storing data; A plurality of data pads for inputting and outputting data; And a plurality of address pads for inputting an address, each of the plurality of address pads comprising: an address buffer for buffering the address; A data input buffer for inputting data; First control means for transferring an address input from the address pad to the address buffer in response to a first control signal, and inputting data input from the address pad; And second control means for transmitting data transmitted from said first control means to said data input buffer in response to a second control signal. 제3항에 있어서, 상기 복수개의 어드레스 패드들을 통한 데이터의 입력은 상기 어드레스가 입력된 후 다음 어드레스의 입력시까지의 어드레스 입력이 없는 기간에 이루어지는 것을 특징으로 하는 것을 반도체 메모리 장치.4. The semiconductor memory device according to claim 3, wherein the input of data through the plurality of address pads is performed in a period in which there is no address input until the input of the next address after the address is input. 데이터를 저장하기 위한 메모리 셀 어레이; 데이터를 입출력하기 위한 복수개의 데이터 패드들; 및 어드레스를 입력하기 위한 복수개의 어드레스 패드들을 구비한 반도체 메모리 장치에 있어서, 상기 복수개의 어드레스 패드들 각각은 상기 어드레스를 버퍼하기 위한 어드레스 버퍼; 데이터를 출력하기 위한 데이터 출력버퍼; 제1제어신호에 응답하여 상기 어드레스 패드로부터 입력되는 어드레스를 상기 어드레스 버퍼로 전달하고, 상기 메모리 셀어레이에 저장된 데이터를 출력하기 위한 제1제어수단; 및 제2제어신호에 응답하여 상기 데이터 출력버퍼로 부터의 데이터를 상기 제1제어수단으로 전송하기 위한 제2제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.A memory cell array for storing data; A plurality of data pads for inputting and outputting data; And a plurality of address pads for inputting an address, each of the plurality of address pads comprising: an address buffer for buffering the address; A data output buffer for outputting data; First control means for transferring an address input from the address pad to the address buffer in response to a first control signal, and outputting data stored in the memory cell array; And second control means for transmitting data from said data output buffer to said first control means in response to a second control signal. 제5항에 있어서, 상기 복수개의 어드레스 패드들을 통한 데이터의 출력은 상기 어드레스가 입력된 후 다음 어드레스의 입력시까지의 어드레스 입력이 없는 기간에 이루어지는 것을 특징으로 하는 것을 반도체 메모리 장치.6. The semiconductor memory device according to claim 5, wherein the output of data through the plurality of address pads is performed in a period in which there is no address input until the address is input after the address is input.
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