KR0186097B1 - Digital frequency synthesizing apparatus with low power consumption - Google Patents
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Abstract
본 발명은 저전력 소모형 디지탈 주파수 합성장치에 관한 것으로, 종래의 장치는 두 주파수가 같아진 상태에서도 즉, 록신호가 출력된 상태에서도 시스템 각 부가 계속하여 동작을 하기 때문에 필요없는 전력소모가 많은 문제점이 있었다. 본 발명은 이러한 종래의 문제점을 해결하기 위해 기준주파수를 제공하기 위한 N비트 병렬데이타에 따른 분주비로 클럭주파수신호를 카운트하여 그에따른 주파수를 출력하는 기준주파수 발생수단과; 상기 기준주파수발생수단의 출력주파수와 비교주파수의 위상을 비교하여 그에따른 차신호 및 록신호를 출력하는 위상비교부와; 상기 위상비교부의 차신호를 그에따른 주파수로 변환하여 상기 위상비교부에 비교주파수로 인가하는 비교주파수발생수단으로 구성한 저전력 소모형 디지탈 주파수 합성장치를 창안한 것으로, 이의 작용을 통해 즉, 비교하는 두 주파수가 같아지면 루프필터의 전압변환 시간동안 시스템 각 부를 리셋트 시키게 함으로써 전력소모를 줄일 수 있는 효과가 있다.The present invention relates to a low power consumption digital frequency synthesizing apparatus. In the conventional apparatus, even when the two frequencies are the same, that is, each part of the system continues to operate even when the lock signal is output, there is a lot of unnecessary power consumption. There was this. The present invention includes a reference frequency generating means for counting the clock frequency signal at the division ratio according to the N-bit parallel data for providing a reference frequency to solve the conventional problems and outputs the corresponding frequency; A phase comparing unit which compares a phase of an output frequency and a comparison frequency of the reference frequency generating means and outputs a difference signal and a lock signal accordingly; Invented a low power consumption digital frequency synthesizing device comprising a comparison frequency generating means for converting a difference signal of the phase comparison unit into a corresponding frequency and applying the comparison frequency to the phase comparison unit. If the frequency is the same, the power consumption can be reduced by resetting each part of the loop filter during the voltage conversion time.
Description
제1도는 종래 주파수 합성장치의 블럭 구성도.1 is a block diagram of a conventional frequency synthesizer.
제2도는 본 발명의 일실시예의 블럭 구성도.2 is a block diagram of an embodiment of the present invention.
제3도는 위상비교기와 리셋시간제어부의 출력 파형도.3 is an output waveform diagram of a phase comparator and a reset time controller.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
110 : 인터페이스부 120 : 디코더110: interface unit 120: decoder
130 : 롬 140 : 제1카운터130: Roman 140: First counter
150 : 제2카운터 160 : 위상비교기150: second counter 160: phase comparator
170 : 루프필터 180 : 전압제어발진기170: loop filter 180: voltage controlled oscillator
190 : 리셋시간제어부 200 : 리셋신호발생부190: reset time control unit 200: reset signal generator
본 발명은 디지탈 주파수 합성장치에 관한 것으로, 특히 록신호가 있으면 각 시스템을 소정시간 동안 리셋트상태로 되게 함으로써 전력소모를 줄일 수 있는 저전력 소모형 디지탈 주파수 합성장치에 관한 것이다.The present invention relates to a digital frequency synthesizing apparatus, and more particularly, to a low power consumption digital frequency synthesizing apparatus which can reduce power consumption by putting each system into a reset state for a predetermined time when there is a lock signal.
제1도는 종래 주파수 합성장치의 블럭 구성도로서, 이에 도시된 바와 같이 기준주파수를 제공하기 위한 N비트 병렬데이타를 전달하기 위한 인터페이스부(110)와; 상기 인터페이스부(110)를 통해 전달된 N비트 병렬데이타를 디코딩 하는 디코더(120)와; 상기 디코더(120)의 출력신호에 따른 분주비 데이타를 출력하는 롬(130)과; 상기 롬(130)의 출력신호에 따른 분주비로 입력되는 신호(XTALI)를 카운트하여 출력하는 제1카운터(140)와; 신호(XS)를 카운트하여 출력하는 제2카운터(150)와; 상기 제1카운터(140)와 상기 제2카운터(150)의 출력신호를 입력받아 위상을 비교하여 그에따른 차신호(PDO) 및 록신호(LDO)를 출력하는 위상비교기(160)와; 상기 위상비교기(160)의 출력신호(PDO)를 직류전압으로 변환하여 출력하는 루프필터(170)와; 상기 루프필터(170)의 출력전압을 그에따른 주파수로 만들어 사익 제2카운터(150)에 출력하는 전압제어발진기(180)로 구성된다.1 is a block diagram of a conventional frequency synthesizing apparatus, and as shown therein, an interface unit 110 for transferring N-bit parallel data for providing a reference frequency; A decoder (120) for decoding N-bit parallel data transmitted through the interface unit (110); A ROM 130 for outputting division ratio data according to the output signal of the decoder 120; A first counter 140 for counting and outputting a signal XTALI inputted at a division ratio according to the output signal of the ROM 130; A second counter 150 for counting and outputting a signal XS; A phase comparator 160 which receives the output signals of the first counter 140 and the second counter 150 and compares phases and outputs a difference signal PDO and a lock signal LDO according thereto; A loop filter 170 for converting the output signal PDO of the phase comparator 160 into a DC voltage and outputting the DC voltage; The voltage controlled oscillator 180 outputs the output voltage of the loop filter 170 to the frequency counter according to the frequency of the loop counter 170.
이와같이 구성된 종래 장치의 작용에 관하여 설명하면 다음과 같다.Referring to the operation of the conventional device configured as described above is as follows.
먼저, 병렬포트(PI)를 통해 기준주파수 생성에 필요한 N비트 병렬데이타가 입력되면 이는 인터페이스부(110)를 통해 디코더(120)에 전달된다.First, when N-bit parallel data necessary for generating a reference frequency is input through the parallel port PI, it is transmitted to the decoder 120 through the interface unit 110.
이에따라 상기 디코더(120)는 이를 디코딩하여 롬(130)에 전송한다. 그러면 그 롬(130)은 입력된 데이타에 해당하는 분주비 데이타를 출력한다.Accordingly, the decoder 120 decodes it and transmits it to the ROM 130. Then, the ROM 130 outputs division ratio data corresponding to the input data.
제1카운터(140)는 입력되는 신호(XTALI)를 상기 롬(130)의 출력신호에 따른 분주비로 카운트하여 그에따른 신호 즉, 주파수(fi)를 출력한다.The first counter 140 counts the input signal XTALI as a division ratio according to the output signal of the ROM 130 and outputs a corresponding signal, that is, a frequency fi.
한편, 제2카운터(150)는 신호(XS)를 입력받아 카운트하여 그에따른 신호 즉, 주파수(fs)를 출력한다.On the other hand, the second counter 150 receives the signal (XS) and counts and outputs the corresponding signal, that is, the frequency (fs).
이에따라 위상비교기(160)는 상기 제1 및 제2카운터(140,150)의 출력 주파수(fi,fs)의 위상을 비교하여 그에따른 차신호(PDO)를 출력한다.Accordingly, the phase comparator 160 compares the phases of the output frequencies fi and fs of the first and second counters 140 and 150 and outputs corresponding difference signals PDO.
이때, 상기 위상비교기(160)는 비교하는 두 주파수가 같으면 록신호(LDO)를 출력한다.At this time, the phase comparator 160 outputs a lock signal LDO if two frequencies to be compared are the same.
상기 위상비교기(160)의 차신호(PDO)는 루프필터(170)를 통해 직류전압으로 변환되어 전압제어발진기(180)에 인가되는데, 이에따라 전압제어발진기(180)는 입력되는 직류전압에 따른 주파수(XS)를 상기 제2카운터(150)에 출력한다.The difference signal PDO of the phase comparator 160 is converted into a DC voltage through the loop filter 170 and applied to the voltage controlled oscillator 180. Accordingly, the voltage controlled oscillator 180 has a frequency corresponding to the input DC voltage. (XS) is output to the second counter 150.
이로서 주파수(fs)를 주파수(fi)에 수렴할 수 있다. 이와같이 두 주파수(fi,fs)가 같으면 상기 전압제어발진기(180)의 출력주파수(f)를 이용하여 필요한 곳에 사용한다.This allows the frequency fs to converge to the frequency fi. As such, if the two frequencies fi and fs are the same, the output frequency f of the voltage controlled oscillator 180 is used where necessary.
이상에서 설명한 바와같이 종래의 장치는 두 주파수가 같아진 상태에서도 즉, 록신호가 출력된 상태에서도 시스템 각 부가 계속하여 동작을 하기 때문에 필요없는 전력소모가 많은 문제점이 있었다.As described above, the conventional apparatus has a problem of unnecessary power consumption because each part of the system continues to operate even when the two frequencies are the same, that is, even when the lock signal is output.
본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해, 위상비교기로부터 록신호가 출력되면 시스템을 일시 리셋상태로 만들어 전력소모를 줄일 수 있게한 저전력 소모형 디지탈 주파수 합성장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a low power consumption digital frequency synthesizing apparatus capable of reducing power consumption by temporarily resetting a system when a lock signal is output from a phase comparator.
상기 본 발명의 목적을 달성하기 위한 저전력 소모형 디지탈 주파수 합성장치는, 기준주파수를 제공하기 위한 N비트 병렬데이타를 입력받아 전달하는 인터페이스부와; 상기 인터페이스부를 통해 전달된 N비트 병렬데이타를 디코딩 하는 디코더와; 상기 디코더의 출력신호에 따른 분주비 데이타를 출력하는 롬과; 상기 롬의 출력신호에 따른 분주비로 입력되는 신호(XTALI)를 카운트하여 그에따른 주파수(fi)를 출력하는 제1카운터와; 출력주파수를 카운트하여 그에따른 비교주파수(fs)를 출력하는 제2카운터와, 상기 제1, 제2카운터의 주파수(fi,fs)를 비교하여 그에따른 차신호 및 록 신호를 출력하는 위상 비교기와, 상기 위상비교기의 차신호를 입력받아 직류전압으로 변환하는 루프필터와, 상기 루프필터의 출력전압을 주파수 신호로 변환하여 상기 출력주파수로 출력하는 전압제어 발진기와, 상기 위상비교기의 록 신호를 입력받아 상기 루프필터의 변환시간에 따른 설정된 일정시간동안 리셋제어신호를 출력하는 리셋시간 제어부와, 상기 N비트 병렬데이타 및 인터페이스부를 통한 N비트 병렬데이타를 비교하여 리셋신호를 발생하거나 상기 리셋시간 제어부의 리셋제어신호에 의해 리셋신호를 발생하여 상기 디코더, 롬, 제1, 제2카운터 및 위상비교기를 리셋시키는 리셋신호 발생부와, 상기 리셋신호 발생부의 리셋신호에 의해 상기 위상비교기의 차신호가 상기 루프필터에 입력되는 것을 차단하는 스위치로 구성한 것을 특징으로 하는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A low power consumption digital frequency synthesizer for achieving the object of the present invention, the interface unit for receiving and transmitting the N-bit parallel data for providing a reference frequency; A decoder for decoding N-bit parallel data transmitted through the interface unit; A ROM for outputting division ratio data according to the output signal of the decoder; A first counter for counting a signal XTALI inputted at a division ratio according to the output signal of the ROM and outputting a frequency fi corresponding thereto; A second counter that counts an output frequency and outputs a corresponding comparison frequency fs, a phase comparator that compares frequencies of the first and second counters fi and fs and outputs a difference signal and a lock signal accordingly; A loop filter for receiving the difference signal of the phase comparator and converting the signal into a DC voltage, a voltage controlled oscillator for converting the output voltage of the loop filter into a frequency signal and outputting the frequency signal at the output frequency, and a lock signal of the phase comparator; Receiving a reset time control unit for outputting a reset control signal for a predetermined time according to the conversion time of the loop filter, and comparing the N bit parallel data and the N bit parallel data through the interface unit to generate a reset signal, or to generate the reset signal. A reset signal generator for generating a reset signal by a reset control signal to reset the decoder, the ROM, the first and second counters, and the phase comparator And a switch for blocking the difference signal of the phase comparator from being input to the loop filter by the reset signal of the reset signal generator. The detailed description will be given below with reference to the accompanying drawings.
제2도는 본 발명의 일실시예의 블럭 구성도로서, 이에 도시한 바와 같이 기준주파수를 제공하기 위한 N비트 병렬데이타를 전달하기 위한 인터페이스부(110)와; 상기 인터페이스부(110)를 통해 전달된 N비트 병렬데이타를 디코딩 하는 디코더(120)와; 상기 디코더(120)의 출력신호에 따른 분주비 데이타를 출력하는 롬(130)과; 상기 롬(130)의 출력신호에 따른 분주비로 입력되는 신호(XTALI)를 카운트하여 그에따른 주파수(fi)를 출력하는 제1카운터(140)와; 신호(XS)를 카운트하여 그에따른 주파수(fs)를 출력하는 제2카운터(150)와; 상기 제1카운터(140)와 상기 제2카운터(150)의 출력신호(fi,fs)를 입력받아 위상을 비교하여 그에따른 차신호(PDO) 및 록신호(LDO)를 출력하는 위상비교기(160)와; 리셋신호에 따라 온/오프되어 상기 위상비교기(160)의 차신호(PDO)를 전달하는 스위치(SW1)와; 상기 스위치(SW1)를 통해 상기 위상비교기(160)의 차신호(PDO)를 입력받아 직류전압으로 변환하여 출력하는 루프필터(170)와; 상기 루프필터(170)의 출력전압을 그에따른 주파수(XS)로 만들어 상기 제2카운터(150)에 출력하는 전압제어발진기(180)와; 상기 위상비교기(160)의 록신호(LDO)를 입력받아 이를 설정된 일정시간(t1)동안만 출력하는 리셋시간제어부(190)와; 병렬포트(PI)를 통한 N비트 데이타와 상기 인터페이스부(110)를 통한 N비트 데이타를 비교하여 그에따른 신호를 출력하거나 상기 리셋시간제어부(190)의 출력신호에 따라 리셋신호를 상기 각 부(120-160) 및 스위치(SW1)에 출력하는 리셋신호발생부(200)로 구성한다.2 is a block diagram of an embodiment of the present invention, as shown therein, an interface unit 110 for transmitting N-bit parallel data for providing a reference frequency; A decoder (120) for decoding N-bit parallel data transmitted through the interface unit (110); A ROM 130 for outputting division ratio data according to the output signal of the decoder 120; A first counter 140 for counting a signal XTALI inputted at the division ratio according to the output signal of the ROM 130 and outputting a frequency fi according thereto; A second counter 150 for counting the signal XS and outputting a corresponding frequency fs; A phase comparator 160 for receiving the output signals fi and fs of the first counter 140 and the second counter 150, comparing the phases, and outputting corresponding difference signals PDO and lock signals LDO. )Wow; A switch SW1 that is turned on / off according to a reset signal and transfers a difference signal PDO of the phase comparator 160; A loop filter 170 which receives the difference signal PDO of the phase comparator 160 through the switch SW1 and converts the DC signal into a DC voltage; A voltage controlled oscillator 180 for outputting the output voltage of the loop filter 170 to the second counter 150 at a corresponding frequency XS; A reset time controller 190 for receiving the lock signal LDO of the phase comparator 160 and outputting the lock signal LDO only for a predetermined time t1; Comparing the N-bit data through the parallel port (PI) and the N-bit data through the interface unit 110 and outputs the corresponding signal or reset signal according to the output signal of the reset time controller 190. 120-160 and a reset signal generator 200 output to the switch SW1.
이와같이 구성한 본 발명의 일실시예의 작용에 관하여 첨부한 제3도를 참조하여 상세히 설명하면 다음과 같다.The operation of one embodiment of the present invention configured as described above will be described in detail with reference to the accompanying FIG. 3.
먼저, 일반적인 동작을 살펴보면 다음과 같다.First, the general operation is as follows.
먼저, 기준주파수 생성에 필요한 N비트 병렬데이타가 병렬포트(PI)를 통해 입력되면, 이는 직접 리셋신호발생부(200)에 전달됨과 아울러 인터페이스부(110)를 통해 리셋신호발생부(200) 및 디코더(120)에 전달된다.First, when N-bit parallel data required for generating a reference frequency is input through the parallel port (PI), it is directly transmitted to the reset signal generator 200 and the reset signal generator 200 and the interface 110. Passed to decoder 120.
상기 리셋신호발생부(200)는 병렬포트(PI)로부터의 N비트 데이타와 상기 인터페이스부(110)를 통한 N비트 데이타를 비교하여 그에따른 신호를 시스템 각 부(120-160) 및 스위치(SW1)에 인가한다.The reset signal generator 200 compares the N-bit data from the parallel port PI with the N-bit data through the interface unit 110 and transmits the corresponding signal to each unit 120-160 and the switch SW1. ) Is applied.
이때는 비교결과 같다고 가정한다. 따라서 리셋신호는 발생되지 않는다.In this case, it is assumed that the result is the same. Therefore, no reset signal is generated.
그리고 상기 디코더(120)는 상기 인터페이스부(110)의 출력데이타를 디코딩하여 롬(130)에 전송한다. 그러면 그 롬(130)은 입력된 데이타에 해당하는 분주비 데이타를 제1카운터(140)에 출력한다.The decoder 120 decodes the output data of the interface unit 110 and transmits the decoded data to the ROM 130. Then, the ROM 130 outputs the division ratio data corresponding to the input data to the first counter 140.
상기 제1카운터(140)는 입력되는 클럭주파수신호(XTALI)를 상기 롬(130)의 출력신호인 분주비 데이타에 따른 분주비로 카운트하여 그에따른 신호 즉, 주파수(fi)를 위상비교기(160)에 출력한다.The first counter 140 counts the input clock frequency signal XTALI as the division ratio according to the division ratio data, which is the output signal of the ROM 130, and thus calculates the corresponding signal, that is, the frequency fi, by the phase comparator 160. Output to
한편, 제2카운터(150)는 클럭주파수신호(XS)를 입력받아 이르 카운트하여 그에따른 신호 즉, 주파수(fs)를 위상비교기(160)에 출력한다.On the other hand, the second counter 150 receives the clock frequency signal XS and counts it and outputs the corresponding signal, that is, the frequency fs, to the phase comparator 160.
이에따라 상기 위상비교기(160)는 상기 제1 및 제2카운터(140,150)의 출력주파수(fi,fs)의 위상을 비교하여 그에따른 차신호(PDO)를 출력한다.Accordingly, the phase comparator 160 compares the phases of the output frequencies fi and fs of the first and second counters 140 and 150 and outputs corresponding difference signals PDO.
이때, 상기 위상비교기(160)는 비교하는 두 주파수가 같으면 록신호(PDO)('하이')를 출력한다.At this time, the phase comparator 160 outputs a lock signal PDO ('high') if the two frequencies to be compared are the same.
상기 위상비교기(160)의 차신호(PDO)는 스위치(SW1)에 인가되는데, 그 스위치(SW1)는 정상상태에서는 온되어 있으므로 상기 위상비교기(160)의 차신호(PDO)는 스위치(SW1)를 통해 루프필터(170)에 인가된다.The difference signal PDO of the phase comparator 160 is applied to the switch SW1. Since the switch SW1 is on in the normal state, the difference signal PDO of the phase comparator 160 is the switch SW1. It is applied to the loop filter 170 through.
상기 루프필터(170)는 입력된 차신호(PDO)를 그에따른 직류전압으로 변환하여 전압제어발진기(180)에 인가한다. 이때, 입력된차신호(PDO)를 직류전압으로 변환하는데는 소정시간(t1)이 걸린다.The loop filter 170 converts the input difference signal PDO into a corresponding DC voltage and applies it to the voltage controlled oscillator 180. At this time, it takes a predetermined time t1 to convert the input difference signal PDO to a DC voltage.
루프필터(170)로 부터 직류전압을 입력받은 전압제어발진기(180)는 이를 그에따른 주파주(XS)로 변환하여 상기 제2카운터(150)에 출력하므로, 주파수(fs)를 주파수(fi)에 수렴할 수 있다.Since the voltage controlled oscillator 180 receives the DC voltage from the loop filter 170, the voltage controlled oscillator 180 converts the DC voltage to the second counter 150 and outputs the frequency fs to the frequency fi. Can converge on
이와같은 동작을 통해 만약, 상기 두 주파수(fi,fs)가 같아지면 상기 위상비교기(160)는 '하이'레벨의 록신호(LDO)를 리셋시간제어부(190)에 인가한다.Through this operation, if the two frequencies (fi, fs) are the same, the phase comparator 160 applies a lock signal (LDO) of the 'high' level to the reset time controller 190.
이에따라 상기 리셋시간제어부(190)는 제3도의 (a)에 도시한 바와같이 위상비교기(160)에서 '하이'레벨의 록신호(LDO)가 입력될 때 제3의 (b)와 같이 일정시간(t1)동안 '하이'신호를 리셋트신호발생부(200)에 인가한다.Accordingly, when the lock signal LDO having the 'high' level is input from the phase comparator 160 as shown in (a) of FIG. The 'high' signal is applied to the reset signal generator 200 during (t1).
이와같이 상기 리셋시간제어부(190)에서 '하이'신호가 입력되면 리셋신호발생부(200)는 시스템 각 부(120-160) 및 스위치(SW1)에 리셋신호를 출력한다. 이에따라 각 부(120-160)는 리셋상태가 되고 스위치(SW1)는 오프된다.As such, when the 'high' signal is input from the reset time controller 190, the reset signal generator 200 outputs a reset signal to each of the systems 120-160 and the switch SW1. Accordingly, each unit 120 to 160 is reset and the switch SW1 is turned off.
그러나, 상기 루프필터(170)에서 입력된 신호를 직류전압으로 변환하는데 소요되는 소정시간(t1)이 되면 리셋시간제어부(190)는 제3도의 (b)와같이 다시 '로우'신호를 출력하여 리셋신호 발생부(200)에서 리셋신호가 출력되지 않으므로 시스템 각 부(120-160)는 리셋상태로 부터 해제되어 정상동작된다.However, when the predetermined time t1 is required to convert the signal input from the loop filter 170 to the DC voltage, the reset time controller 190 outputs a low signal again as shown in FIG. Since the reset signal is not output from the reset signal generator 200, the system parts 120-160 are released from the reset state and operate normally.
결국, 상기 위상비교기(160)에서 '하이'레벨의 록신호(LDO)가 출력된후 상기와 같은 소정시간(t1)동안 각부(120-160)를 리셋시키고 스위치(SW1)를 오프시키며, 그 소정시간(t1)이 경과된 후에는 각부(120-160)를 리셋상태로부터 해제시키고 스위치(SW1)를 온시키므로 전압제어발진기(180)에서 정상적인 출력주파수(f)출력된다.As a result, after the lock signal LDO of the 'high' level is output from the phase comparator 160, the parts 120-160 are reset and the switch SW1 is turned off for the predetermined time t1 as described above. After the predetermined time t1 has elapsed, the respective parts 120 to 160 are released from the reset state and the switch SW1 is turned on, so that the normal output frequency f is output from the voltage controlled oscillator 180.
또한, 상기 리셋시간지에부(190)에서의 설정된 일정시간(t1)은 루푸필터(170)의 누설에 반비례하게 설정할 수도 있다.In addition, the predetermined time t1 set in the reset time section 190 may be set in inverse proportion to the leakage of the loop filter 170.
한편, 상기 리세상태일 대, 리셋시간제어부(190)에서 '로우'신호가 출력되기 전이라 하더라고, 병렬포트(PI)를 통해 입력되는 N비트의 데이타가 변하면 이를 비교하는 리셋신호발생부(200)는 즉시 리셋신호의 출력을 중지하여 즉, '로우'의 신호를 출력하여 각 부(120-160)를 정상 동작 시킨다.Meanwhile, even when the reset state is before the 'low' signal is output from the reset time controller 190, the reset signal generator 200 comparing the N bit data input through the parallel port PI changes. ) Immediately stops output of the reset signal, that is, outputs a 'low' signal to operate each unit 120-160 normally.
이상에서 상세히 설명한 바와같이 본 발명은 비교하는 두 주파수가 같아지면 푸프필터의 전압변환 시간동안 루프필터 및 전압제어발진기를 제외한 시스템 각 부를 리셋 시키게 함으로써 전력소모를 줄일 수 있는 효과가 있다.As described in detail above, the present invention has the effect of reducing power consumption by resetting each part of the system except the loop filter and the voltage controlled oscillator during the voltage conversion time of the pouf filter.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950043865A KR0186097B1 (en) | 1995-11-27 | 1995-11-27 | Digital frequency synthesizing apparatus with low power consumption |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0186097B1 (en) |
-
1995
- 1995-11-27 KR KR1019950043865A patent/KR0186097B1/en not_active IP Right Cessation
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