KR0185998B1 - 인코딩 시스템 및 이를 구비한 트랜스미터 - Google Patents

Abstract

인코딩 시스템은 광대역 디지탈 신호를 서브밴드 코딩용의 서브밴드 코EJ(2)와 서브밴드 신호(SB₁, …, SB_M)를 블럭단위로 양자화하는 양자화 수단(Q₁, …, Q_M, 6, 7)을 구비하고 있다. 양자화 수단은 비트 수요 결정 수단(6)과 비트 할당 수단(7)을 구비하고 있다.

비트 수요 결정 수단(6)은 서브밴드 SB_m의 신호 블럭에서 샘플에 의해 비트수요 관계가 있는 비트 수요 b_m을 결정하도록 구성되어 있다. 비트 할당 수단(7)은 비트 수요 b_m과 이용 가능 비트량 B에 기초하여 상당 갯수의 비트 n_m을 서브밴드 SB_m에 할당하도록 구성되어 있다(n_m은 SB_m에서의 샘플이 표시됨으로서 비트수를 표시한다).

비트 할당 수단에서는 서브밴드에 비트를 할당시키는 신규한 방법을 제공한다.

Description

인코딩 시스템 및 이를 구비한 트랜스미터

제1도는 본 발명에 따른 인코딩 시스템.

제1a도는 서브밴드 신호 SB₁~SB_M에서, 각 블럭이 q개의 샘플로 구성된 대응 신호 블럭도.

제2도는 3-비트 2 진수 표현으로 나타낸 양자화를 도시한 도면.

제3도는 플래그 값의 축을 따라 비트 수요 b₁, b₂…의 위치를 나타낸 도면.

제4도는 비트 수용 b₁, …, b_p를 정하는 방법을 나타낸 도면.

제5도는 서브밴드내의 신호 블럭에 비트를 할당시키는 방법을 나타낸 도면.

제6도는 최초의 비트 할당을 나타낸 도면.

제7도는 수의 로그 표현식을 사용하여, 수의 가산을 위해 이용되는 보정 도표.

제8도는 비트 결정 수요에 대한 하드웨어적인 설계도.

제9도는 비트 할당 수단의 하드웨어적인 설계도.

제10도는 자기 기록 캐리어상에 양자화된 서브밴드 신호를 기록하기 위한 기록 장치의 형태에서 트랜스미터의 사용예를 나타낸 도면.

제11, 12a, 12b 및 13도는 파워 V_i에 따라 다양한 할당의 상태를 나타낸 도면.

제14도는 다양한 할당 상태를 이루는 제어 신호를 발생하기 위한 장치의 도면.

* 도면의 주요부분에 대한 부호의 설명

2 : 서브밴드 코더 6 : 비트 수요 결정 수단

7 : 비트 할당 수단 140 : 플립 - 플름

142 : 카운터 143 : 비교기

147 : OR-게이트 148 : AND-게이트

150 : 인버터

본 발명은 특정 샘플링 주파수 Fs의 광대역 디지탈 신호를 서브밴드 코딩용의 서브밴드 코더와, 각 서브밴드 신호를 블럭 단위로 양자화되는 양자화 수단과, 서브밴드 내의 각 신호 블럭은 q 샘플로 구성되고, 신호 블럭내의 샘플은 비트로 표시되며, 연속 프레임을 갖는 제2디지탈 신호의 프레임에서 신호 블럭내의 일정 수의 비트로 양자화된 샘플을 수용하는 수용 수단을 구비한 인코딩 시스템에 관한 것이다.

상기 서브밴드 코더는 광대역 디지탈 신호에 응답하여, 샘플링 주파수가 작은 복수개의 P 서브밴드 신호를 발생하기 위해 신호 스플리팅 수단을 가지며, 스플리팅 수단은 광대역 디지탈 신호를 주파수가 증가된 밴드 수를 갖는 연속의 서브밴드로 분산시키며, 양자화 수단은 서브밴드에서 신호 블럭을 대응시키기 위해 단위 블럭에 대해 비트 수용 b_m을 정하기 위한 비트 수요 결정 수단과, n_m값을 구하기 위해 비트 수요 결정 수단에 의해 정해진 비트 수요에 응답하여 이용 가능한 양의 비트 B를 다양한 서브밴드에 할당시키는 비트 할당 수단을 가지며(단, m의 범위는 1~P), 수용 수단은 신호 블럭에서 샘플과 관계된 축적율을 표시하는 X-비트 워드로 구성된 프레임 내의 축척율 정보를 수용하기 위해 배열된 구성으로 되어있다.

이러한 형태의 인코딩 시스템은 유럽 특허출원 제289,080호에 기재되어 있다(이 특허는 본원 말미에 첨부된 기술 참고 문헌(1)에 언급됨).

본원의 관심 분야는 모노 오디오 신호나, 스테레오 신호의 좌측 또는 우측 부분의 단일 신호에 관한 서브밴드 인코딩에 관한 것이다. 이 경우에 P와 M은 같다. 각 서브밴드에서 스플리팅 수단은 하나의 서브밴드 신호를 발생한다. 그러나, 본원은 서브밴드가 인코드될 스테레오 신호에 관한 것이기도 하다. 이경우 P는 2M과 같다. 서브밴드 스플리팅 수단은 각 서브밴드, 즉 좌우측 서브밴드 신호에서 2개의 서브밴드 신호를 발생한다.

본 발명은 서브밴드 SB₁~SM_m에서 신호 블럭을 대응시키기 위한 비트 수요 b₁~b_p에 기초하고 또한 할당될 비트 B의 일정한 초기의 갯수에 기초하여, 비트를 여러 신호 블럭에 할당시키는 비트 할당 수단에 관한 것이다. 신호 블럭에서 샘플을 양자화하기 위해 각 서브밴드에서 사용된 비트의 갯수는 최대량을 실현하기 위하여 시간에 따라 변한다.

본 발명은 특정 한계치에 따라 이용 가능한 비트를 양자화기에 할당시키는 방법에 관한 것이다.

이러한 목적을 위하여, 본 발명의 인코딩 시스템은 비트 수요에 기초하여, 비트 수요 결정 수단에서 정해진 서브밴드에서 서브밴드 신호 밴드 신호내의 신호 블럭을 대응시키고, 비트 할당 수단은 특정 단계 S₁에서 다음 동작을 위해 구성되어 있다. 즉,

(a) 최대의 비트 수요 b_j를 정하고

(b) 비트 수요 bj에 속한 신호 블럭에 비트가 이미 할당되었는지의 여부를 정하고, 할당이 안되어 있으면,

(c) a₁값을 n_j에 할당시키고

b_j에서 a₂값을 감산하며, 만일 할당되어 있으면,

(d) n_j에 c₁값을 더하고,

b_j에서 c₂값을 감산하며,

B에서 c_1·q값을 감산한다.

이러한 동작은 1초 이내에 행해지며, q와 x는 1보다 큰 정수이며, n_m과 b_m은 변수로서 n_m은 0보다 크거다 같고, a₁, a₂, c₁, c₂는 0보다 크며, B는 0보다 큰 정수이고, m은 가변 정수이며, a₁은 c₁보다 크고, a₂는 c₂보다 크거나 같다.

첨부된 기술 참고 문헌(4)의 Chapter 4.2의 Adaptive bit allocation에 기재된 사항은 본원의 방법과 유사하다. 그러나 최대 비트 수요 b_j가 결정된 후, n_j값은 모든 경우에서 1만큼 상승한다. 상기 문헌에 공지된 것과 대비하여, 본 발명에서는 비트가 신호 블럭 j(n_j=0)에 제1시간동안 할당된다. 이경우, n_j는 a₁과 같으며, n_j0 시점에서 비트가 신호 블럭 j에 할당된 경우에 n_j는 c₁만큼 상승한다(단, a₁c₁). 예컨대 a₁은 2와 같고 c₁은 1과 같다. 신호 블럭에 첫번째의 비트 할당은 두번째 이상의 비트 할당에 있어서 보다 각 샘플에 더 많이 할당된다.

본 발명에 따른 비트 할당은 디지탈 신호의 인코딩에 있어 매우 양호하며, 재구성된 디지탈 신호는 디코딩 후에 더욱 좋다.

인코딩 시스템은 비트 할당 수단이 S₁단계 이전에, 서브밴드 내의 신호 블럭에 대해 단계 S₀을 다음 동작, 즉

- A_ko값을 n_k에 할당하고,

- b_k에서 A_k1을 감산하고,

- B에서 A_ko·q+x값을 감산을 행하도록 구성된 것을 특징으로 한다(A_ko와 A_k1은 0보다 큰 수).

이러한 S₀단계에 있어서, 비트는 2 수요가 있더라도 제로 비트로 양자화되지 않는 서브밴드내의 신호 블럭에 할당된다.

이것에 대한 이유는 서브밴드가 용이하게 전환되지 않음을 의미한다.

본원의 인코딩 시스템의 또 다른 특징은, S₀단계에서 비트 할당수단이 대상이 되는 신호 블럭에 할당되지 않았음을 표시하는 플래그 값을 한개 이상의 서브밴드 내의 신호 블럭에 할당하도록 구성된 것을 특징으로 한다. 이러한 점에서 몇몇 서브밴드는 청취 효과로 인해 본 상태로 전환되지 않는다.

본 발명을 다음의 몇개의 실시예를 통하여 기술한다.

도면에 관한 기술은 단일 디지탈 신호의 서브밴드 인코딩의 기술에 관한 것이다. 즉 모노 오디오 신호의 서브밴드 인코딩이거나 스테레오 신호의 우측 신호 부분 또는 좌측 신호 부분의 서브밴드 인코딩이다. 이러한 사실은 각 서브밴드 신호내에 단 한개의 서브밴드 신호가 존재함을 의미한다.

본 설명의 끝부분에서는 스테레오 신호의 서브밴드 인코딩인 경우에 비트 수요가 어떻게 결정되는가에 관하여 기술하였다.

제1도는 본 발명에 따른 인코딩 시스템이다. 입력 단자(1)에는 광대역 디지탈 신호가 인가된다. 대역폭이 약 20KH_Z인 오디오 신호 같은 경우이다.

입력 단자(1)는 44KHz의 샘플링 주파수에서 오디오 신호의 16 비트 샘플을 공급한다. 이 오디오 신호는 신호 분배수단을 구비한 서브밴드 코더(2)에 인가된다. 서브밴드 코더(2)는 오디오 신호를 M개의 필터, 즉 저역 필터 LP, M-2 대역 필터 BP, 고역 필터 HP에 의하여 M개의 서브밴드에 분산시킨다. M은 32이다. M 서브밴드 신호의 샘플링 주파수는 블럭(9)에서 줄어든다. 여러개의 블럭(9)에서는 샘플링 주파수가 인수 M만큼 줄어든다. 이렇게 구하여진 신호는 출력 측(3.1, 3.2, …, 3.M)에서 이용 가능하다. 상기 신호는 출력측(3.1)에서 최저의 서브밴드 SB₁에서 이용 가능하다. 출력측(3.2)에 신호는 최저인 한 서브밴드 SB₂에서 이용 가능하나, 측력측(3.M)에서 신호는 최고의 서브밴드 SB_M에서 이용 가능하다. 출력측(3.1~3.M)에서의 신호는 16비트로 표시된 연속 샘플의 구조를 가지거나 그 이상이다(예 24개). 본 실시예에서의 서브밴드 SB₁~SB_M의 폭은 동일하지만 그러나 이것이 필수적인 것은 아니다.

뒷면의 기술 참고 문헌(5)에서는, 각 주파수 영역에서 인간 청각의 임계 대역의 대역폭에 대응하는 대역폭을 갖는 서브밴드로 분할하는 것에 관하여 기재하고 있다. 서브밴드 코더(2)의 동작에 관하여는 앞서 설명하였기 때문에 상술을 피한다. 기술 참고 문헌(1), (5), (7)은 부분적으로 본 출원에서 인용하고 있다.

서브밴드 신호는 q개의 연속 샘플로 구성된 연속 신호 블럭과 결합되어 있으며(제 1a도 참조), 이 신호는 대응 양자기 Q₁~Q_M에 인가된다. Q_m양자기에서 샘플들은 16보다 작은 비트수를 갖는 양자화 샘플로 양자화된다.

제2도는 3 비트 2 진수 표시로서 양자화를 도시하고 있다. 양자화 공정시에 서브밴드 신호의 q개의 연속 샘플로된 신호 블럭은 제2도의 실시예에서 비트(3)의 갯수로서 매번 양자화된다. 예를들면 q는 12이다. 또한 신호 블럭내에서 q샘플은 1차로 정규화된다. 이러한 정규화는 q샘플의 진폭을 신호 블럭에서 최대의 절대치를 갖는 샘플의 진폭으로 나눔으로서 행해진다. SB_m서브밴드의 신호 블럭에서 최대 진폭을 갖는 샘플의 진폭은 척도 인수 SF_m이다(기술 참고 문헌 (2a), (26) 참조). 따라서 진폭 범위가 -1~+1인 정규화 샘플의 진폭은 제2도에 따라 정규화된다.

이것은 -1~0.71의 진폭 범위에 있는 샘플이 3비트 수 000으로 양자화되고, -0.71~0.42 범위의 진폭 범위에 있는 샘플이 010으로 양자화되고, -0.14~0.14 범위에 있는 진폭 범위내의 샘플은 001으로 양자화되고, 0.14~0.42 진폭 범위에 있는 샘플들은 100으로 양자화되며, 0.42~0.71 진폭 범위에 있는 샘플은 101으로 양자화되며, 0.71~1.00 진폭 범위에 있는 샘플은 110으로 양자화된다.

기술 참고 문헌(2b)에서는 제24, 25, 26도를 참고하여 3-비트 양자화에 관하여 기술하고 있다.

서브밴드 SB₁~SB_M에서의 양자화 샘플은 각 출력측 4.1~4.M에서 이용 가능하다.

또한 출력측 3.1~3.M은 비트수요 결정 수단(6)의 각 입력측 5.1~5.M에 접속된다. 비트 수요 결정 수단(6)은 서브밴드 SB₁~SB_M에서 q개의 샘플로된 시간 균일 블럭에 대해 비트 수요 b_m을 결정한다. 비트 수요 b_m는 서브밴드 신호내의 q-샘플 블럭내의 q개의 샘플이 양자화된 비트수와 관계된 수이다.

비트 수요 결정 수단(6)에 의해 유도된 비트 수요 b₁~b_M는 비트 할당 수단(7)에 인가된다. 비트 할당 수단(7)은 서브밴드 신호 SB₁~SB_M내의 대응 신호 블럭의 q개 샘플이 양자화된 비트 n₁~n_M의 실제 갯수를 정한다. n₁~n_M에 해당하는 제어 신호는 8.1~8.M 선로를 통해 각 양자기 Q₁~Q_M에 인가된다. 그리하여 양자기는 정확한 갯수의 비트로 샘플을 양자화한다.

다음은 비트 수요 결정 수단(6)과 비트 할당 수단(7)의 동작에 관하여 설명한다. 서브밴드 SB₁~SB_M에서 q개의 샘플의 시간 균일 신호 블럭에 대한 비트 수요는 서브밴드 신호 SB_m내의 신호 블럭에서 축척율 SF_m과 파워 V_m에 대한 평가로부터 유도된다.

V_m파워는 다음 공식으로 구할 수 있다.

여기서 Si는 서브밴드 SB_m내의 q -샘플 블럭에서 i번째의 진폭이다. 축척을 SF_m은 앞서 언급한 바와 같이 최대 절대값을 갖는 신호 블럭에서의 샘플의 진폭과 같다.

서브밴드 SB내의 신호 블럭에서 V_m파워에 대한 평가는 V_m이 SF_m의 평방근과같다고 가정함으로서 구할 수 있다.

서브밴드 신호 SB₁~SB_M내의 신호 블럭에 대하여, Vm과 SFm은 이러한 방식으로 정의된다. 파워는 벡터{V}에서의 순서이다. {V}를 MxM행렬 [D]와 곱함으로서, 다음 공식을 이용하여 벡터{W}를 구한다.

{W} = [D] {V} + {Wr}

상기 식에서 [D]는 행렬로서, dij 계수는 서브밴드 신호 SBj에서 q -샘플 신호 블럭의 Vj 파워가 서브밴드 신호 SBj 내의 q -샘플 신호 블럭내의 신호로 인해 서브밴드 SBj 내의 마스크된 파워를 계산하기 위해 승산되는 계수는 표시하며, W_r·j는 {Wr} 벡터에서의 계수로서 서브밴드 SB에서의 마스킹 한계치를 표시한다. 따라서 W_r·m은 신호가 들리지 않는 서브밴드 SB_m에서 신호의 최대 신호 전력과 관계가 있다.

{W}벡터는 각 서브밴드 SB_i에서 마스크된 양자화 노이즈에 대한 평가를 하는 계수 W_i이다. 따라서, W_i보다 작은 파워를 갖는 서브밴드 SB_i에서 양자화-노이즈는 들을 수 없다. [D]매트릭스의 d_ij계수는 참고 기술 문헌[4]에 기재된 내용에 따라 계산된다.

b₁~b_M의 비트 수요는 다음의 식에 따라 계산할 수 있다.

상기식을 보다 일반적으로 표시하면 다음과 같다.

앞의 식을 다음과 같이 가정함으로서 뒤의 식을 유도할 수 있다 : K2=, K₃=1, K₁, K₂, K₃는 상수로하고, K₁은 1로 하고 K₂는로 가정한다. K₃는 최대의 광대역으로 한다. K₃를 10보다 작다고 가정할 수도 있다. 예컨대 K₃는 1과 같다고 할 수도 있고, 무시할 수도 있다.

이러한 방식으로 구해진 b₁~b_M계수는 특정 진폭범위에 놓인다. 이 계수는 정수가 아니며 부의 값을 가진다. b_m계수는 서브밴드 신호 SB_M의 q-샘플 신호 블럭내에서 샘플이 양자화되는 비트수의 관계를 표시하며, 이 계수는 서브밴드 신호 SB_m1에 대한 b_m1이 SB_m2에 대해 b_m2보다 클 경우에, SB_m1내의 신호 블럭에서 q 샘플이 양자화된 비트수가 SB_m2내의 시간 -균일 블럭의 q-샘플이 양자화될 비트수보다 크게 유지한다.

제3도에 관하여 설명한다. 제3도에서는 7개의 비트수와 b₁~b₅, bmax 및 bmin이 축을 따라 표시되었다. bmax는 최대치를 가지는 비트 수요이고, bmin은 최소치를 갖는 비트 수요이다. bmin, b₂, b₅는 음의 값이고 다음 관계가 있음을 주목하자 ; bmin b₅b₂b₄b₁b₃bmax. bm = Bmin 인 관계가 있는 서브밴드 신호 SB_m은 최소개의 비트로 양자화되고, b = Bmax 관계가 있는 SBm은 최대 갯수의 비트로 양자화된다.

제4도는 비트수요 결정 수단(6)의 동작에 관한 플로우챠트이다.

제4도는 서브밴드 신호 SB₁~SB_M에서 시간-균일-샘플 신호 블럭에 대한 b₁~b_M비트 수요를 결정하는 프로그램이다. 본 경우에 있어서는 서브밴드 신호에 있어서 단일의 q-샘플 신호 블럭에 대해서만 논한다. 서브밴드 신호에서 연속 q-샘플 신호 블럭과, 이 신호 블럭에 대응하는 그밖의 신호의 서브밴드 신호 블럭에 대하여, 제4도에 표시된 동작이 다시한번 행해진다.

블럭(10)의 동작을 설명한다. 첫번째로, 실행 변수 1 로 설정된다. 그후 서브밴드 SB_m에서의 신호 블럭의 q 샘플 S₁, …, S_q가 입력되고 (블럭 14), Vm 파워가 계산된다(블럭 16). 또 축적율 SFm(블럭 18)도 정해진다.

블럭(14, 16, 18)은 블럭(20), (22)를 거치는 루프를 통해 전체 서브밴드 신호에 대해 반복된다. 만일 V_m과 SF_m의 값이 전체 대응 신호 블럭에 대해 결정된 경우에, 벡터{W}를 구하기 위하여 행렬 계산이 행해진다(블럭 24).

따라서, m은 1로 설정되고(블럭 26), 비트 수요(bm)는 동작이 끝난 후(블럭 34) 블럭(30), (32)를 거치는 루프를 통해 전체 서브밴드에 대해 결정된다(블럭 28). 비트 수요 bm은 K₁, K₂, K₃가 각각 1,, 0이라고 가정한 앞서 기재한 공식에 따라 블럭(28)에서 정해진다.

제4도의 방법은 프로그램에서 블럭(22)를 거치는 루프와 비교하여 {V}벡터에서 V_m,계수의 시간-연속 계산 과정을 도시하며, 또한 b₁~b_m의 비트 수요에 관한 시간-연속 계산치를 도시하고 있다. 연속 서브밴드 SB₁, SB₂, …, SB_M-1, SB_M에 대해 S1~Sq 샘플을 가지는 대응 신호 블럭이 직렬적으로 인가될 경우에 이 방법이 특히 접합하다.

만일 신호 블럭이 병렬로 인가된 경우에 V_m계수의 계산은 전체 서브밴드에 대해 병렬로 행해져야 하며, 따라서 블럭(22)를 거치는 루프는 피하게 된다. 이와 같이, b₁~b_M비트 수요는 병렬식으로 계산되어서 블럭(22)를 거치는 루프를 거치지 않는다.

다음은 비트 할당 수단(7)에 관하여 기술한다. 제5도의 플로우차트는 이러한 목적을 위하여 사용된다. 이 프로그램은 SB₁~SB_M서브밴드 신호에서의 시간-균일 q-샘플 신호 블럭에 대해 b₁~B_M비트 수요로부터 n₄~n_M값을 정한다. 여기서의 설명도 서브밴드 신호에서 q-샘플을 가지는 단일의 신호 블럭에 관하여 설명한다. 서브밴드 신호에서 연속 q-샘플 신호 블럭과 그밖의 서브밴드 신호에서 시간-균일 신호 블럭에 대하여, 제5도의 방법이 다시 실행된다.

양자화후에 B₀비트는 예컨대 24 비트로된 q 샘플의 M신호 블럭과 접속과 전체 정보를 전송하는데 이용 가능한 것으로 가정하자. 양자화후, R비트는 서브밴드 상에서 평균화된 단위 샘플의 이용이 가능하며, B₀는 M, q, R보다는 작은 최대 정수와 같은 것으로 가정하자.

참고 기술 문헌(2a), (2b)에서는, 양자화 샘플이 전송될 뿐만 아니라 축적율 SF₁~SF_M과 비트 할당 정보에 관하여 도시하고 있다. 비트 할당 정보는 각 n_m에 대하여 Y=4 비트까지 반복된다. 따라서, 이것은 B₀.y.M 비트만이 양자화된 서브밴드 신호의 M 신호 블럭의 전송과 축척을 정보에 대해서 이용 가능하다.

기술 참고 문헌(2a)와 (2b)에는 비트 할당 정보내의 y-비트 수(y=4) 0000가 관련 서브밴드에서 어떠한 샘플로 전송되지 않음을 도시하고 있다. 이 경우 이 서브밴드에 대한 어떠한 축척율 정보도 전송되지 않는다. 서브밴드에 대한 축척율 정보는 X-비트 수(X=6)에 의해 반복된다.

다음은 비트 할당에 관하여 설명한다. 제5도의 블럭(40)부터 시작한다. 모든 수치 n_m은 먼저 0으로 설정된다. 블럭(44)에서는 초기 비트 할당이 행해진다. 이 초기 비트 할당에 관하여 제5도를 참조하여 설명한다. 그후, 최대 비트 수요가 정해진다. 이것이 비트 수요 b_j이다. 제3도의 실시예에서는 이것이 b_max였다. n_max값을 생성하기 위하여 n_j가 크거나 같은지를 가정해 보자(블럭 48). 본 실시예에서 n_max는 16이다. 이것은 양자화된 샘플이 최대 16비트의 2진수로 표시될 수 있음을 의미한다.

만일 n_j가 n_max보다 크거나 같으면, 서브밴드 j에서 q-샘플 신호 블럭이 추가 비트 할당으로부터 배제될 것이다. 비트 수요 b_j는 플래그 값과 같게 될 것이다(블럭 66).

플래그 값은 제3도에서 표시하였으며, 최소 비트 수요 b_min보다 작은 값이다. 다음에 논의할 블럭(56)에서의 C4 이 단위량보다 큰 경우에 n_j는 n_max보다 크게된다. 또한 n_j는 블럭(66)에서 n_max와 같은 것으로 가정하자.

만일 n_j가 제로와 같을경우(블럭 50), 프로그램은 블럭(52, 54)로 진행된다. 블럭(54)에서, a₁비트가 서브밴드 SB_j로 초기에 할당된다. 이것은 n_j=a₁임을 의미한다.

이용 가능한 비트의 전체 갯수 B는 a_1·q+X만큼 감소한다. 서브밴드 신호 SB_j에서 신호 블럭의 q양자화 샘플은 각각 a₁비트로 표시되며, 또한 X-비트-길이 축척율 SF_j가 가산된다. 또한 블럭(54)에서 비트 수요 b_j는 a₂값만큼 감소한다. 만일 n_j가 제로가 아니면, 프로그램은 블럭(56)으로 진행한다. 비트 n_j의 갯수는 C₁만큼 증가한다. 이용가능한 비트의 전체 갯수 B는, 신호 블럭의 q 양자화 샘플이 C₁비트의 추가 갯수로 표시하였기 때문에 C만큼 감소한다.

따라서 비트 할당은 충분한 이용 가능한 비트가 있을 경우에만 발생한다. 이용 가능한 비트가 불충분한 경우에 프로그램은 관련 비트 수요 b_j가 플래그 값과 같게 만드는 블럭(66)으로 간다. 서브밴드에서의 신호 블럭은 추가의 비트 할당으로부터 베재된다.

플래그 값보다 큰 갖는 비트 수요가 있고(블럭 58), 이용 가능한 충분한 비트가 있는한, 프로그램은 최대 비트 수요의 다음 계산을 위하여 회로(62)를 거쳐 블럭(46)으로 복귀한다. 만일 전체 비트 수요가 이 플래그 값보다 작거나 같을 경우에, 프로그램은 정지된다. 불충분한 비트가 할당된 경우에도 프로그램은 정지한다(블럭 60).

본 발명은 제1비트 할당이 행해질때(블럭 54), 할당된 비트(a₁)의 갯수가 하나 이상의 연속 할당(블럭 56)(C1)보다 큰 것, 즉 워드 차가 a₁c₁인 것을 특징으로 한다. 또한 a₂는 단위량보다 크거나 같다. 양호하게, a₁은 a₂와 같고, c₁은 c₂, a₁, a₂, c₁과 같으며, c₂는 제로보다 큰 수이다. a₁과 c₁은 정수이다. 그러나, 이것이 필수적인 것은 아니다.

다음은 5개의 레벨에서 신호 블럭내의 q- 샘플을 양자화 하는 것에 관하여 기술한다. 단위 샘플에는 3비트가 필요하다. 그러나 이것은 3비트로된 7개의 레벨로 분할하는 것이 가능하기 때문에 효율적인 인코딩은 아니다.

만일 3개의 샘플을 결합하면, 5개의 신호 레벨로된 이들 3개의 샘플에는 125개의 선택이 있다. 이들 125개의 선택은 7 비트 2진수로 표시된다. 따라서 샘플 단위당 7/3 비트보다 많지 않다. 이러한 경우에 nm은 7/3과 같다. 이것은 더욱 효율적인 인코딩을 제공한다.

이후의 기술에서는, 양자화된 샘플이 전송될때에, 축척율 정보와 비트 할당 정보는 같이 전송되는 것으로 한다. 축척율 정보는 X 비트 워드의 형태를 가지며, X-비트는 서브밴드 SB_m내의 신호 블럭내에서 q 샘플에 속하는 축척율 SF_m을 표시한다. 비트할당 비트는 y-비트 워드 형태이며, 각-비트는 상당 갯수의 비트 n_m으로 표시하며, 서브밴드 SB_m내의 신호 블럭에서의 각 샘플은 이 비트로 표시된다. 이것에 관하여는 기술 참고 문헌(2a)와 (2b)에 기재되어 있다.

수신기 축상에서, 비트 수요 b₁~b_M은 전송된 축척율 SF_m으로부터 유도된다. 수신기는 축척율 SF_m으로부터 파워 V_m을 추출하고, 이 파워로부터 비트 수요 b_m을 유도하는 비트 수요 결정 수단과, 비트 수요 b_m과 B₀와 같은 이용 가능한 비트양에 기초하여 진폭 n₁~n_m을 계산하는 것이 가능한 비트 할당 수단을 포함한다. 앞서서 기재한 바와 같이, B=B₀-y,M이기 때문에, 후자의 방법은 서브밴드에 할당되는 비트가 보다 많은 장점이 있다.

서브밴드 SB_m내의 신호 블럭, 예컨대 비트 수요와 무관하게 제로 비트로 양자화될 수 없는 신호 블럭에 상당량의 비트를 사전에 할당하는 것이 필요할 때가 있다. 그 이유는 불완전한 방식에서는 온 또는 오프로 전환되지 않기 때문이다. 이것은 가청 효과를 발생시킨다.

이것은 비트 할당으로부터 신호 블럭을 제거하는데 필수적이고 또 유용함을 나타낸다. 이러한 목적을 위하여, 제5도 프로그램내에 블럭(44)이 삽입되어 있다. 제6도는 블럭(44)의 내용을 상세하게 나타내고 있다. 여기에서는 2개의 신호 블럭, 즉 상당갯수의 비트 A_K0또는 A₁₀가 미리 할당된 서브 밴드 SB_K와 SB₁내의 신호 블럭을 표시하고 있다. 이것은 n_K=A_K0, n₁=A₁₀임을 암시하고 있다. A_K1과 A₁₁값은 비트수요 b_K와 b₁으로부터 감산된 것이며, 비트 B의 나머지 수는 A_K0·q-X와 A₁₀·q·X에 의해 감소된다. 실제로 A_K0와 A₁₀에 대해으로서 대응된다. 양호하게는 A_K0=A₁₀=a₁이다. A_K1과 A₁₁에 대해 a₂로 유지된다. 양호하게는 A_K1=A₁₁=a₂이다.

서브밴드 SB_K와 SB₁내의 신호 블럭에는 자연히 더 많은 비트가 할당된다.

또한 제6도 블럭(44)는 서브밴드 SB_f내의 신호 블럭이 비트 할당으로부터 제거되었음을 도시하고 있다. 본 발명의 목적을 위하여 신호 블럭에 대한 비트 수요 b_f는 플래그값과 같게 만든다.

제11, 12, 13는 서브밴드에 최초의 비트나 어떠한 초기 비트도 할당되지 않은 상태를 도시하고 있다. 도면에서는 N 서브밴드의 신호 블럭에 대응하는 M 그룹이 처리되는 연속 시간 간격 △T를 도시하고 있다. 각 시간 간격에서, V_i(t) 파워와 W_i(t)진폭은 각 서브밴드 SB_i에 대해 정해진다. 만일 V_i(t)가 W_i(t)보다 클 경우에는 SB_i에 대해 정해진다. 만일 Vi(t)가 Wi(t)보다 클 경우에는 서브밴드 SBi에 초기비트가 할당될 것이다. 제11도에 도시한 바와 같이, 이것은 t=t₁전에 놓인 시간 주기 동안 유지된다. 제14도는 진폭 V_i와 W_i에 기초하여, 제어 신호를 유도하는 회로를 도시하고 있다. 여기서 SR 플립-플롬(40)의 출력은 논리 1이며, 어떠한 비트 할당도 없을 경우에는 일어나지 않는다. 후자의 경우, 비트는 서브밴드에 할당되지만, 블럭(54)에서는 일어나지 않으며, 또한 제5도의 방법에 따라 블럭(56)에서 일어난다. 따라서, 이들 제어 신호는 제6도에서 블럭(44)에서 인가되어 기능을 수행한다.

t=t₁시점에서 V_i(t)는 W_i(t)보다 작게된다. 비교기(143)의 출력(144)은 로우상태로 되는 반면에, 이 비교기의 출력(145)은 하이로 된다. 이 하이신호는 OR-게이트(147)을 거쳐서 AND-게이트(148)에 인가되어, 1/AT의 속도로 클럭 펄스가 AND-게이트(149)을 지나간다. 하이신호가 인버터(150)를 거쳐 AND-게이트(149)의 다른 입력측에 인가되기 때문에, 클럭 펄스는 입력(151)으로 간다. 계수기 (142)는 클럭 펄스의 영향을 받아 초기 위치(5)에서 차감된다(제 11도 참조). 계수기 (142)의 출력은 로우로 되기 때문에, 플립-플롬(140)의 위치는 변경되지 않아서, 초기 비트 할당이 유지된다.

Vi(t)는 하나의 시간 간격을 지난 후 Wi(t)보다 다시 커진다. 비교기(143)의 출력(144)이 하이로 되며, 이는 상승 모서리가 OR-게이트(152)를 거쳐 카운터(142)의 설정 입력측에 인가됨을 의미한다. t₂순서치에서, Vi(t)는 Wi(t)보다 작아진다. Vi(t)는 충분한 시간동안 Wi(t)보다 작게되어서, 계수치가 0에 도달할때까지 계수기(142)를 차감시킨다. 그후 t=t₃순서치에 도달한다(제11도 참조). 이 순간에 계수기(142)의 출력은 하이로 된다. 플립-플롭(140)은 리세트 된다. 계수기(150)와 AND-게이트(140)를 거친 계수기(142)의 계수 동작이 블럭화되어, 0의 계수치를 유지한다.

초기 비트는 이 서브밴드에 더이상 할당되지 않는다. 계수기(142)는 계수 5로 리세트되며, 또한 플립-플롬(140)은 초기 비트가 다시 할당되는 방식으로 세트된다.

제 12a도는 카운터(142)가 제로로 리세트 되기 이전에 V_i(t) 특정 임계치V_thr보다 작은 상태를 도시하고 있다. t=t₅순간에, 비교기(143)의 출력(145)은 다시 로우로 되고, 출력(146)은 하이로 된다. 인버터(153)은 하이 신호를 AND-게이트(154)의 한 입력측에 인가되기 때문에, 하이신호는 AND-게이트(154)와 OR-게이트(147)를 거쳐 AND-게이트(148)로 이송된다. 카운터(142)는 계수로 계속한다. 초기 비트 할당의 위상은 계수 0에 도달할때까지 유지된다. 카운터(142)의 출력은 약간 상승한다. 플립-플롬(141)은 AND-게이트(155)거쳐 설정된다. 플립플롬(141)의 하이 출력 신호는 카운터(142)의 세트 입력측에 인가되며, 카운터는 5만큼 상승한다. 또한, 카운터(142)의 추가 차감 계수는 인버터(153)가 로우신호를 AND-게이트(154)의 한 입력측에 인가하기 때문에 블럭화된다. t_b시점에서는 관련 서브밴드에 비트 할당이 없다.

제12b도는 V_i(t)가 V_thr과 W_i(t)범위에 유지되어서 어떠한 비트 할당도 없는 상태를 도시하고 있다. t₇시점에서 V_i보다 V_thr보다 작게된다. 이 순간에 출력(145)은 로우가 되고, 출력(146)은 하이가 된다.

이 순간에 플립-플롬(141)은 AND-게이트(155)를 통해 세트되고, 카운터 (142)는 AND-게이트(156)와 OR-게이트(152)를 거쳐 계수 5로 리세트된다. 카운터(142)의 출력은 로우로 되고, 플립-플롬(141)의 출력은 하이로 된다. 여기에는 비트의 할당이 없다.

제13도는 V_i(t)가 다시 증가하는 상태를 도시한다. t₈시점에서, V_i(t)는 V_thr보다 크다. 출력(145)은 하이로 되어서 카운터(142)는 차감된다. V_i(t)는 한 시간 간격후에 V_thr보다 작아진다. 출력(146)은 다시 하이로 되어서 카운터는 AND-게이트 (156)와 OR-게이트(152)를 통해 5로 리세트된다. 만일V_i(t)가 충분한 시간동안 V_thr보다 클 경우에, 카운터(142)는 제로로 차감된다. t=t₈에서, 카운터(142)의 출력은 하이로 된다. 하이 신호는 인버터(158)를 통하여 AND-게이트(159)에 인가되고, 플립-플롬(141)은 리세트되며, 비트 할당 없음의 상태도 끝나서 초기 비트 할당 없음 상태로 변경된다.

다음은 비트 수요 b_m의 간략한 계산에 관하여 설명한다. 본 계산에서는 다양한 진폭을 표시하는데 로그 표현식을 쓴다. 이것은 비트 수와 b₁~b_M의 계산에 있어서 비트 수요는 절대적이 아닌 상대적인 정확도만을 필요하기 때문에 가능하다.

로그 표현 식에서 수치 g는 g=r^K로 표시되며 r은 1보다 큰 밑수이며, 파워 K는 정수이다. g는 K의 우측에 놓는다. 정수 K는 g에 대한 표현으로도 가능하다. 비트 수요 bm의 계산에 있어서, 2개 수치간의 곱셈과 덧셈이 있다. 로그 표현식에서의 곱셈은 파워의 가산에 해당한다. 즉, g₁=r^K과 g₂=r^K2에 대하여 g₁·g₂는 K₁+K₂이다.

g₁과 g₂의 가산에 있어서의 로그 표현식은 다음과 같다. g₁g₂이면, g₁+g₂=r^K1+T(K₁-K₂)이다. g₁+g₂의 로그 표현식은 K₁+T(K₁-K₂)와 같다. T(K₁-K₂)는 도표로부터 알수 있는 정수 형태의 보정 인수이다. 제 7 도는 r=2^1/16형태에 관한 도표 2^1/16과 같은 r에 대한 값은 비트 수요 bm의 정확한 분석으로 구할 수 있다.

적절하게 선택된 밑수 r의 로그 표현식에서 수요 bm의 연산은 수치의 워드폭을 상당히 감소시킨다. 또한, 벡터{W}를 계산하기 위해서 승산기-누산기는 필요없으며, 단지 간단한 누산기와 한정 갯수의 엔트리만 갖는 도표만이 필요하다.

제7도의 도표는 용량 0.5Kbit이하의 ROM에 서입할 수 있다. ROM에 저장된 일련의 수치는 상당히 작다. 또한, 이들 수치는 특정 순서로 배열된다. 따라서 몇몇 논리에 관한 비용 상승이 있더라도 참조표를 줄이는 것이 가능하다.

앞서 기술한 2개 수치의 추가에 대한 로그 표현식은 참조 기술 문헌(6)의 3장 (section 4, page 191)에 기재된 zech 로그이다.

비트 주요 결정 수단(6)과 비트 할당 수단(7)은 소프트웨어적으로 구성할 수 있다. 그러나, 하드웨어적인 설계도 가능하다. 예컨대, 제8도에서는 비트 수요 결정 수단 (6)의 하드웨어적 설계를 도시하고 있다.

제8도는 입력(70)에 직렬로 인가되는 서브밴드 신호 SB₁~SB_M에서의 대응 신호 블럭을 도시하고 있다. 서브밴드 SB₁의 제1샘플 S₄이 1차로 입력되고, 서브밴드 SB_M의 최종 샘플 S₂가 마지막으로 인가된다.

최대 샘플결정 수단(71)에서, 최대 샘플 SF_m이 각 블럭에 대해 정해진다. 제곱화 장치(73)에서는 샘플을 제곱화하며, 이것은 가산기(74)의 입력측에 인가된다. 가산기(74)의 출력은 메모리(75)의 입력측에 접속된다. 이 메모리(75)의 출력은 가산기(74)의 제2입력측과 디바이더(76)의 입력측에 접속된다. 도면번호(74), (75), (76)로 표시된 부품에서는 각 신호 블럭의 제1샘플을 결정한다(제4도의 블럭(16)과 대비됨). 신호 블럭(3)의 제1샘플 S₁은 제곱화 장치(73)에서 서브밴드 신호 SB_m으로 제곱화되고, 가산기(74)에서는 메모리(75)에 저장된 값과 합산되며, 이 합산치는 순간적으로 제로가 된후 메모리(75)에 저장된다. 따라서, 제2샘플 S₂이 제곱화되어 메모리(75)에 저장된 값과 가산되고, 그후 이 메모리에 저장된다. 이 과정은 최종 샘플 S_q이 제곱화되어 메모리(75)에 저장된 값과 합산될때까지 계속된다. 따라서 메모리(75)에서 얻어진 합산치는 다음식과 같다.

이 합산치는 디바이더(76)에서 q로 나눈후에 계수 V_m로서 메모리(77)에 저장된다. 벡터{V}의 모든 계수가 메모리(77)에 저장될때까지, 이와 유사한 연산은 추가 서브밴드의 대응 신호 블럭에 대해 행해진다. 비트 수요 결정 수단 (6)은 행렬[D]의 행렬 계수 d_m1을 저장하기 위한 메모리(78)와 벡터{W_r}의 계수 W_r·m을 저장하기 위한 메모리(79)을 가진다. 메모리(77, 78)의 출력은 승산기(80)의 입력측에 접속된다. 승산기(80)의 출력은, 입력측에 연결된다. 메모리(82)의 출력은 가산기(81)의 제2입력과 가산기(83)의 제1입력측에 접속된다.

소자(80, 81, 82)는 행렬 곱셈[D]{V}를 행하기 위해 사용된다.

작동 기간에, 메모리(78)로부터의 값 d_m1은 메모리 (77)로부터 특정 서브밴드m에 대한 값 V₁과 승산되며, 그 결과치는 가산기(81)에 의해서 제로인 순간에 메모리 (82)에 존재하는 값과 합산되어서 메모리(82)에 저장된다. 그 다음에, d_m2는 V₂와 승산되고, 결과치는 메모리(82)에 저장된 값과 합산된다. 이 과정은 d_mM이 V_M과 곱해질때까지 계속되며, 결과치는 메모리(82)에 저장된 값과 합산된다. 그 순간에 다음 값, 즉

는 메모리(82)에 저장된다. 가산기(83)에서, 메모리(70)에 저장된 Wr.m은 이 결과치와 합산된다. 이 절차는 벡터{W}의 모든 계수가 메모리(84)에 저장될때까지 추가 서브밴드내의 대응 신호 블럭에 대해 반복된다.

따라서 각 서브밴드 SB_m에 대해 진폭 SF_m, W_M은 메모리(72), (84)로부터 판독되어서 비트 수요 bm을 최종 결정하는 연산 장치에 인가된다. 이 비트 수요는 메모리(86)에 저장된다. 이 연산은 전체 비트 수요 b₁~b_M가 메모리(86)에 저장될 때까지 추가 서브밴드에 대해 행해진다.

상기 절차는 연속적인 M 신호 블럭에 대해 반복된다. 또한 제8도의 구성에서는 일련의 정보 공급이 있다는 사실에 기인한다. 만일 신호 블럭이 병렬로 공급될 경우에, 연산은 병렬로 행해진다. 이것은 부품(71, 73, 74, 75, 76)를 가진 회로가 M회 발생함을 의미한다. 부품(80, 81, 82, 83)을 가진 회로도 M회 일어난다.

제9도는 비트 할당 수단(7)의 하드웨어적인 실시예를 도시하고 있다. 비트 할당 수단에는 할당될때까지의 비트 B의 수가 저장된 메모리(90)와, n₁~n_m이 저장된 메모리(91)와 비트 수요 b₁~b_M이 저장된 메모리(92)를 가진다. 이 메모리 (92)는 제8도의 메모리(86)와 대응한다. 단자(94)에 이용 가능한 B에 대한 초기값은 할당 주기의 개시점에서는 메모리(90)에 저장된다. 또한 비트 수용 b_m에 대한 초기값은 메모리(92)에 저장되는 반면, 메모리(91)는 리세트 신호에 의해서 단자(93)에 공급되는 모든 제로를 저장한다. 따라서, 검출기(95)는 메모리(92)에 저장된 비트 수요의 최대값을 정한다. 이것은 출력(96)에서 전체 비트 수요 b₁~b_M을 연속적으로 판독하여 이들 비트 수요를 선로(97)를 통해 검출기(95)의 입력(98)에 인가함으로서 달성된다. 출력측(99)에서 검출(95)는 최대 비트 수요 b_j의 색인을 제공한다. 이 색인_j는 선로(100)를 통하여 n_j, b_j에 대한 값이 저장된 메모리(91), (92)내의 지점에 번지를 지정하기 위한 어드레스로서 사용된다. 그리하여 이들 값은 출력(101, 96)에서 이용 가능하게 된다. 출력 (101)은 n_j=0 검출기(102)의 입력측에 연결된다. 만일 검출기(102)가 n_j=0을 검출하면, 출력측(103)에서는 제어 신호를 제어 스위치 S₁, S₂, S₃의 입력측에 인가한다. 이들 스위치는 도면에 도시된 것과는 상이한 위치로 생각된다.

이것은 감산기(105)에서, g₁·g+K의 값은 메모리(90)의 출력측(106)에서 이용가능한 B값에서 감산된 것이며, 신규 값이 선로(104)를 통해 상기 메모리 입력측 (107)에 다시 인가되어 메모리(90)내에 신규값이 저장되었음을 의미한다. 또한, 선로 (108, 109)를 통하여, 단자(110)에 이용 가능한 q₁값은 메모리(91)의 입력측(111)에 인가된다. 이때 스위치(S4)의 위치는 도면에 나타난 것과 같다. q₁값은 n_j에 대한 신규 값으로서 메모리(91)에 저장된다. 감산기(112)에서, q₂값은 메모리(92)의 출력측 (96)에서 이용 가능한 b_j값으로부터 감산된다. 이렇게 구하여진 값은 선로(113,114)를 통하여 입력측(115)에 인가되고, 스위치(S₅)의 위치는 도면에 나타난 것과 같으며,그리하여 bj에 대한 신규값은 메모리(92)내의 메모리 위치 bj에 저장된다.

앞서 설명한 방법은 제5도에서의 블럭(54)에 주지된 바와 같은 방법이다.

만일 검출기(102)가 n_j가 제조가 아님을 검출한 경우, 어떠한 제어 신호도 발생하지 않는다. 이때 스위치 S₁, S₂, S₃의 위치는 도면에 나타난 것과 같다. C₁q값이 메모리(90)에 저장된 B값에서 감산되고, 구하여진 최종 값은 메모리(90)에 다시 저장된다. 가산기(117)에서 C₁값은 출력측(101)을 통해 메모리(91)로부터 판독된 n_j값에 더하여진다. 선로(108, 109)를 통하여 n_j에 대한 신규값은 메모리(91)에 저장하기 위하여 이것의 입력측(111)에 인가된다.

또한 감산기(112)에서 c값은 출력측(91)에 있는 b_j로부터 감산된다. 이렇게 구해진 값은 메모리(92)에 저장하기 위하여 선로(113, 114)를 통해 입력(115)에 인가된다. 이상 설명한 방법은 제5도의 블럭(56)에 해당한다.

제5도의 방법에 있어서, 판정 블럭(48)의 n_j≥n_max?는 b_j가 플래그 값(블럭 66)과 같게하고 n_j가 n_max와 같게한다.

제9도의 회로에 있어서 이것은 n_j≥n_max에 해당한다. 검출기(118)가 n_j≥n_max인 상태를 검출하면 출력측(119)에서는 제어 스위치 S₄의 입력측에 제어 신호를 인가하고, 또한 OR-게이트(120)을 통하여 제어 스위치 S₄의 제어 입력측에도 공급한다. 단자(121)에 인가된 n_max는 메모리(91)의 입력측(111)에 인가된다. n_max는 그후 메모리(91)의 n_j위치에 저장된다. 따라서, 블럭(122)내의 플래그 값은 입력(115)에 인가되어서 메모리(92)의 b_j위치에 인가된다.

중앙 처리 장치(도시하지 않음)는 검출기(118)의 출력신호를 검출하고, 검출된 신호에 따라 n_max와 플래그 값은 저장하기 위해 메모리(91, 92)에 부하 펄스만을 공급한다. 메모리(90)내의 B값은 불변이기 때문에 메모리(90)에는 부하펄스가 인가되지 않는다.

또한, 플래그 값이 n_j가 제로이고 B≥a₁·q+x일 경우에만 할당된다(제5도의 블럭 50, 52, 66과 비교). 제9도의 회로는 검출기(123)과 AND-게이트(124)를 가진다. 검출기 (103), (123)의 검출 신호의 발생에 따라, 스위치 S5는 도면의 위치와는 다른 위치로 재설정되고, 플래그 값 b_F는 메모리 (92)내의 j위치에 저장된다. 이 경우, 중앙 처리기는 메모리 (92)에 대한 부하 펄스만을 발생하며, 메모리(90, 91)에 대한 어떠한 부하 펄스도 발생하지 않는다.

제6도에 도시한 초기 비트 할당은 중앙처리기로부터 제어 신호와 어드레스 신호에 의해 제어되도록 만들었다. 이것에 관하여는 이 분야의 통상의 지식을 가진 사람이라면 이해할 수 있는 사항이라서 더 이상의 상술은 하지 않는다.

제10도는 자기 기록 캐리어상의 한개 이상의 트랙에서 양자화된 서브밴드 신호를 기록하기 위한 기록 장치 형태의 트랜스미터에 있어서, 앞서 설명한 바와 같은 서브밴드 코더의 사용에 관하여 도시하고 있다.

도면번호(130)은 앞서 설명한 서브밴드 코더로서, 출력측 4.1~4.M에서 양자화된 서브밴드 신호를 발생한다.

도면번호(131)은 이들 신호를 출력측에서 이용 가능한 제2디지탈 신호로 변환한다. 상기 제2디지탈 신호는 기술 참고 문헌(2a), (2b)에서 설명된 형식의 연속 프레임을 구비한다. 블럭(131)의 구조에 관해서도 이들 문헌에 설명되어 있다.

도면번호(133)은 기록 캐리어, 예컨대 자기 기록 캐리어(134)상에 기록하는데 적합한 제2디지탈 신호를 만든다. 부품(133)은 8대 10 컨버터이다. 이러한 형태의 컨버터에 있어서, 일련의 정보 스트림내의 8비트 데이타 워드는 10비트 코드 워드로 전환된다. 또한 삽입이 발생할 수도 있다. 이와 같은 것들은 수신기 측에서 수신 정보의 에러 보정을 가능하게 한다.

블럭(133)의 출력 신호는 기록 수단(135)에 인가되어, 기록 캐리어(134)상의 한개 이상의 종축 트랙에 신호가 기록된다. 기록 수단(135)는 한개 이상의 기록 헤드(136)를 가진다.

제10도의 구성에 관한 설명을 위하여, 본원에서는 기술문헌(8)의 내용은 부분적으로 인용한다.

본 발명은 설명된 실시예에 한정되는 것은 아니다. 청구범위에 기재된 기술 사상에 의거하여 다양한 실시가 가능하다.

앞의 설명에서는 비트 수요 결정과 비트 할당은 복수개의 M서브밴드 신호에 대해 기술했다. 그러나 각 서브밴드에는 항상 단일 서브밴드 신호가 있다.

그러나 본 발명은 스테레오 신호와 서브밴드 인코딩을 위해 서브밴드 코더에 인가될 수 있다. 설명의 편의상 스테레오 신호의 서브밴드 인코딩에 관한 2개의 선택적 방식에 관해 기술한다. 첫번째 선택은 상술된 방식으로 좌측 신호와 우측 신호를 분리해서 처리하는 것이다. 상기 서술된 M서브밴드 신호 SB1~SBM은 예컨대 M좌측 서브밴드 신호이다. 앞서 설명한 절차는 이를 좌측 서브밴드 신호에 대해 행해진다. 비트 수요 결정 수단에서 1차로 비트 수요 b₁₁~b_M1이 정해진다.

그후, 할당된 다량의 비트, 즉 n₁₁~n_M1이 비트 할당 수단(7)에서 정해진다. 제5도의 관련하여 설명한 절차에 있어서, B값은 비트 할당용으로 사용된다. B는 이용 가능한 비트의 갯수와 같다. 본 실시예의 경우, 이용 가능한 비트 B수의 절반은 n₁₁~n_M1을 정하는데 사용된다. 나머지 절반은 우측 서브밴드 신호에 비트 할당을 하는데 사용된다.

제1선택에 따른 스테레오 신호 서브밴드 인코딩에 대한 구성은 제1도에 도시한 구성의 2배이다. 따라서 이 구성의 제2부분에는, M개 우측 서브밴드 신호를 발생하기 위해 스플리터(2)와 같은 서브밴드 스플리터를 구비한다. 또한 비트 수요 결정 수단은 장치(6)이며, 이는 비트 수요 b_1r~b_Mr을 정하며, 장치(7)과 같은 비트 할당 수단은 할당 비트 n_1r~n_Mr를 추출한다. 이용 가능한 비트수의 절반만이 이용 가능하다.

스테레오 신호의 서브밴드 인코딩에 대한 제2선택에 따르면, 비트 수요 b₁₁~b_M1과 b_1r~b_Mr은 제1선택에 있어서와 동일한 방식으로 유도된다. 좌우측 서브밴드 신호에 대한 비트 할당이 분리적으로 행해지는 제1선택과 대조적으로, 제2선택에 있어서 2M 비트 수요 b₁₁~b_M1과 b_1r~b_Mr은 2M 입력측을 가지는 장치(7)과 같은 비트 할당 장치에 인가된다. 이 장치에서 2M 갯수의 n₁₁~n_M1과 n_1r~n_Mr는 비트의 실제 이용 가능한 갯수에 기초하여 제5도에 서술한 방식과 유사하게 유도된다. 비트 할당 수단은 2M출력을 가진다.

스테레오 신호가 인코드되었을때에, 비트 할당 정보에 대한 2M은 y 비트로 표시된 것과 관계가 있다. 이것은 스테레오 신호에 대한 비트 할당 과정에서 B=B_0-2yM 비트 이하만이 이용 가능함을 의미한다.

기술참고문헌

(1) 유럽 특허출원 No.289.080

(2a) 네델란드 특허출원 No.89.01.401

(2b) 네델란드 특허출원 No.90.00.338

(3) EBU Techn. Review, No. 230, 1988년 8월

G. Theile et. al. Low bit rate coding of high-quality audio signals.

An introduction to the MASCAM system.

(4) Philips Journal of Research 44, 329-343, 1989년

R.N.J. Veldhuis et al. Subband coding of digital audio signals.

(5) IEEE ICASSP 80, Vol.1, pp.327-331, 1980년 4월 9-11일

M.A. Krasner The critical band coder ... Digital encoding of speech

signals based on the perceptual requirements of the auditory

system.

(6) F.J. MacWilliams et al., The theory of error correcting codes,

North Holland publishing comp. 1983년

(7) 유럽 특허출원 No. 89201408.5

(8) 네델란드 특허출원 No.90.00.635

Claims (10)

1. 특정 샘플링 주파수 Fs의 광대역 디지탈 신호를 서브밴드 코딩용의 서브밴드 밴드 코더와, 각 서브밴드 신호를 블럭 단위로 양자화하는 양자화 수단과, 서브밴드 S_M내의 각 신호 블럭은 q 샘플로 구성되고, 신호 블럭내의 q 샘플은 n_m비트로 표시되며, 연속 프레임을 갖는 제2디지탈 신호의 프레임에서 신호 블록내의 일정 수의 비트로 양자화된 샘플을 수용하는 수용 수단을 구비한 인코딩 시스템으로서, 상기 서브밴드 코더는 광대역 디지탈 신호에 응답하여, 샘플링 주파수가 작은 복수개의 P 서브밴드 신호를 발생하기 위해 신호 스플리팅 수단을 가지며, 스플리팅 수단은 광대역 디지탈 신호를 주파수가 증가된 밴드 수를 갖는 연속의 서브밴드로 분산시키며, 양자화 수단은 서브밴드에서 신호 블럭을 대응시키기 위해 단위 블럭에 대해 비트 수요 b_m을 정하기 위한 비트 수요 결정 수단과, n_m값을 구하기 위해 비트 수요 결정 수단에 의해 정해진 비트 수요에 응답하여 이용 가능한 양의 비트 B 를 다양한 서브밴드에 할당시키는 비트 할당 수단을 가지며(단 m의 범위는 1~P), 수용수단은 신호 블럭에서 샘플과 관련된 축척율을 표시하는 X-비트 워드로 구성된 프레임내의 축척율 정보를 수용하기 위해 배열된 구성의 인코딩 시스템에 있어서, 비트 수요에 기초하여 비트 수요 결정 수단에서 정해진 서브밴드 내의 서브밴드 신호에서 신호 블럭을 대응시키기 위하여, 비트 결정 수단은 특정 단계 S₁에서 다음 동작, 즉

   (a) 최대 비트 수용인 b_j를 정하고

   (b) 비트 수요 b_j에 속한 신호 블럭에 비트가 이미 할당되었는지를 설정하고, 만일 설정되어 있지 않으면,

   (c) -n_j에 a₂값을 할당하고

   - b_j에 a₂값을 감산하고,

   - B로부터 a₁·q+x값을 감산하고, 만일 설정되어 있으면,

   (d) - n_j에 c₁값을 가산하고

   - b_j에서 c₂값을 감산하고

   - B에서 c₁·q을 감산하는 동작을 행하도록 구성된 것을 특징으로 하는 인코딩 시스템(단, 단계 S₁은 1초 이내에 행해지고, q와 X는 1보다 큰 정수이며, n_m과 b_m은 변수로서, n_m은 0보다 크거나 같고, a₁, a₂, c₁및 c₃는 0보다 큰 수이며, B는 0보다 큰 정수이고, m은 가변 정수, a₁은 c₁보다 크고, a₂는 c₂보다 크거나 같음).
2. 제1항에 있어서, 비트 할당 수단은 서브밴드 내의 신호 블럭 K에 대해, S₁단계 이전의 S₀단계에서 다음 동작, 즉

   - A_k0값을 n_k에 할당시키고

   - b_k에서 A_k1값을 감산하고,

   - B에서 A_k0·q+x를 감산하도록 구성된 것을 특징으로 하는 인코딩 시스템(단, A_k0와 A_k1은 0보다 큰수).
3. 제2항에 있어서, 비트 할당 수단은 S₀단계에서, 신호 블럭에 어떠한 비트도 할당되지 않았음을 표시하는 플래그 값을 한개 이상의 서브밴드 내의 신호 블럭에 할당시키도록 구성된 것을 특징으로 하는 인코딩 시스템.
4. 제2항 또는 제3항에 있어서, A_k0는 a₁와 같고, A_k1은 a₂와 같은 것을 특징으로 하는 인코딩 시스템.
5. (정정) 제1항 내지 제3항중 어느 한 항에 있어서, a₁은 a₂와 같고, c₁와 c₂와 같은 것을 특징으로 하는 인코딩 시스템.
6. (정정) 제1항 내지 제3항중 어느 한 항에 있어서, 모노 신호 또는 스테레오 신호의 좌측 신호 부분이나 우측 신호 부분등과 같은 단일 디지탈 신호의 서브밴드 인코딩에 대하여, P = M인 것을 특징으로 하는 인코딩 시스템.
7. (정정) 제1항 내지 제3항중 어느 한 항에 있어서, 좌우 신호 부분으로 구성된 스테레오 신호의 서브밴드 인코딩에 대하여, P = 2M인 것을 특징으로 하는 인코딩 시스템.
8. (정정) 제 1 항 내지 제 3 항중 어느 한 항에 청구된 바와 같은 인코딩 시스템을 구비한 트랜스미터.
9. 제8항에 있어서, 트랜스미터는 트랙내의 양자화된 서브밴드 신호를 기록 캐리어상에 기록하기 위한 구성 형태를 갖는 것을 특징으로 하는 트랜스미터.
10. 제9항에 있어서, 기록 캐리어는 자기 기록 캐리어인 것을 특징으로 하는 트랜스미터.