KR0185871B1 - Dp-pll of digital full electronic switching system - Google Patents
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Abstract
본 발명에 따른 위상동기장치는, 상위극으로부터 T1/E1의 기준클럭을 수신하는 망동기 기준클럭 수신장치(21): 망동기 기준클럭 본주장치(22): 상기 분주된 망동기 기준클럭을 궤환된 시스템 동기 기준클럭으로 카운트하여 주파수를 비교하고, 망동기 기준클럭과 시스템 동기 기준클럭의 위상차를 카운트하여 위상을 비교하는 주파수 및 위상 비교기(23): 상기 주파수 및 위상 비교기의 카운트값을 입력받아 동기의 편차가 심할 경우에는 주파수 비교출력에 따라 망동기 기준주파수와 시스템 동기 기준주파수의 주파수편차를 보정하기 위한 디지탈 제어신호를 출력하고, 소정의 범위안으로 동기가이루어지면 위상 비교출력에 따라 위상차를 보정하기 위한 디지탈 제어신호를 출력하는 디지탈 프로세서 제어기(34): 디지탈-아날로그 변환기(25): 동기클럭 발진기(26):및 시스템 동기 기준클럭 분주기(27)로 구성되어 망동기 클럭을 발생한다.The phase synchronizer according to the present invention includes: a reference synchronizer receiving unit 21 for receiving a reference clock of T1 / E1 from an upper pole 21: reference synchronizer main clock unit 22: returning the divided reference synchronizer reference clock A frequency and phase comparator 23 for counting phases of the system synchronization reference clock and comparing the phases by counting the phase difference between the network synchronizer reference clock and the system synchronization reference clock: receiving a count value of the frequency and phase comparator If the deviation is severe, a digital control signal for correcting the frequency deviation between the network reference frequency and the system synchronization reference frequency is output according to the frequency comparison output.If the synchronization is achieved within a predetermined range, the phase difference is output according to the phase comparison output. Digital processor controller 34 for outputting a digital control signal for correction: digital-to-analog converter 25: synchronous clock oscillation And a system synchronization reference clock divider 27 to generate a network synchronizer clock.
Description
제1도는 종래의 디지탈 프로세서 위상동기장치를도시한 블럭도,1 is a block diagram showing a conventional digital processor phase synchronizer,
제2도의 (a) 및 (b)는 제1도의 동작을 설명하기 위한 타이밍도,(A) and (b) of FIG. 2 are timing diagrams for explaining the operation of FIG.
제3도는 본 발명에 따른 디지탈 프로세서 위상동기장치를도시한 블럭도,3 is a block diagram showing a digital processor phase synchronizer according to the present invention;
제4도는 제3도에도시된 주파수 및 위상동기자치의 세부블럭도,4 is a detailed block diagram of the frequency and phase synchronization autonomous shown in FIG.
제5도의 (a) 내지 (e)는 본 발명에 따른 동작 파형도이다.(A) to (e) of FIG. 5 are operational waveform diagrams according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11 : 망동기 기준클럭 수신기 12 : 망동기 기준클럭 분주기11: reference clock divider receiver 12: reference clock divider
13 : 주파수 비교기 14 : 디지탈 프로세서 제어기13: Frequency Comparator 14: Digital Processor Controller
15 : 디지탈-아날로그 변환기 16 : 동기클럭 발진기15 Digital-to-Analog Converter 16 Synchronous Clock Oscillator
17 : 시스템 동기 기준클럭 분주기17: System synchronous reference clock divider
본 발명은 디지탈 전(全)전자교환기에서 상위국으로부터 수신되는 망동기 기준클럭에 교환시스템에서 발진된 시스템 동기 기준클럭을 동기시키기 위한 디지탈 프로세서 위상동기장치(DP-PLL)에 관한 것이다.The present invention relates to a digital processor phase synchronizer (DP-PLL) for synchronizing a system synchronization reference clock oscillated in an exchange system with a network synchronizer reference clock received from a higher station in a digital all electronic exchange.
일반적으로 디지탈 통신시스템은 양자화과정을 통해 디지탈 부호화된 음성신호를 비롯한 디지탈 신호정보를 시간축상에 일정 주기로 배열한 후 상대측에 전달하게 되는 데, 이에 수반되는 내외부의 모든 절차는 하나의 클럭(clock)에서 제공되는 타이밍(timing) 신호에 의해 제어된다.In general, a digital communication system arranges digital signal information including a digitally encoded voice signal at regular intervals on a time axis through a quantization process, and then transmits the signal to the other side. It is controlled by a timing signal provided by.
그러나 정보를 전달할 때, 비동기식 전송방식을 사용하거나 송신노드와 수신노드의 클럭주파수가 일치하지 않으면 슬립(slip)이 발생하여 정보가 변질되어 전달된 정보의 신뢰성이 저하되거나 동일 정보를 반복적으로 재전송해야 하므로 전송효율이 저하된다. 따라서 디지탈 신호의 확실한 전달을 위해 송수신클럭의 타이밍과 위치를 일치시키는 동기화과정이 필수적이고, 이러한 동기화과정에서 위상고정회로(PLL:Phase Lock Loop)가 필수적으로 사용된다. 이러한 위상고정회로는 아날로그방식(A-PLL)과 디지탈 방식(D-PLL)으로 구분되고, 디지탈 방식중에서 프로세서를 이용하는 디지탈 프로세서 위상고정회로(DP-PLL:Digital Processor-PLL, 이하 위상동기장치라 한다)가 널리 사용되고 있다.However, when transmitting information, if asynchronous transmission method is used or if the clock frequency of the transmitting node and the receiving node do not coincide, slip occurs and the information is deteriorated. Therefore, the transmission efficiency is lowered. Therefore, the synchronization process to match the timing and position of the transmission and reception clock is essential for the reliable transmission of the digital signal, and the phase lock circuit (PLL) is essential in this synchronization process. These phase locked circuits are classified into analog type (A-PLL) and digital type (D-PLL), and are digital processor phase fixing circuits (DP-PLL), which use processors among digital types. Is widely used.
제1도는 전전자교환기의 동기장치로 사용되는 종래의 위상동기장치를도시한 블럭도로서, 상위국으로부터 T1/E1의 기준클럭을 수신하는 망동기 기준클럭 수신기(11); 상기 망동기 기준클럭을 분주하는 망동기 기준클럭 분주기(12); 상기 분주된 망동기 기준클럭을 궤환된 시스템 동기 기준클럭으로 카운트하는 주파수 비교기(13); 상기 주파수 비교기(13)의 카운트값을 입력받아 망동기 기준주파수와 시스템 동기 기준주파수의 주파수 편차를 보정하기 위한 디지탈 제어신호를 출력하는 디지탈 프로세서 제어기(14); 상기 디지탈 프로세서 제어기(14)의 출력을 아날로그로 변환하는 디지탈-아날로그 변환기(15); 상기 디지탈 -아날로그 변환기(15)의 출력을 입력받아 소정 주파수의 시스템 동기 클럭을 발진하는 동기 클럭 발진기(16); 및 상기 동기클럭 발진기(16)의 출력을 분주하는 시스템 동기 기준클럭 분주기(17)로 구성되어 있다.1 is a block diagram showing a conventional phase synchronizing device used as a synchronizing device for an all-electronic exchanger, which includes a network synchronizing reference clock receiver 11 for receiving a reference clock of T1 / E1 from an upper station; A network synchronizer reference clock divider 12 which divides the network synchronizer reference clock; A frequency comparator (13) for counting the divided network synchronizer reference clocks as the feedback system synchronization reference clocks; A digital processor controller (14) for receiving the count value of the frequency comparator (13) and outputting a digital control signal for correcting the frequency deviation between the network synchronizer reference frequency and the system synchronization reference frequency; A digital-to-analog converter (15) for converting the output of the digital processor controller (14) to analog; A synchronous clock oscillator 16 which receives the output of the digital-analog converter 15 and oscillates a system synchronous clock of a predetermined frequency; And a system synchronization reference clock divider 17 which divides the output of the synchronization clock oscillator 16.
즉, 망동기 기준클럭 수신기(11)는 상위국으로부터 1.544Mbps나 2.048Mbps의 비트스트림을 트렁크측으로 입력받아 클럭을 재생하여 망동기 기준클럭을 추출하고, 추출된 기준클럭은 망동기 기준클럭 분주기에서 약 4KHz의 망동기 클럭으로 분주되어 주파수 비교기(13)로 입력된다.In other words, the reference synchronizer receiver 11 receives a bit stream of 1.544 Mbps or 2.048 Mbps from a higher station to the trunk and reproduces a clock to extract the reference synchronizer reference clock, and the extracted reference clock divides the reference synchronizer clock divider. Is divided into a network synchronizer clock of about 4KHz and input to the frequency comparator 13.
동기클럭 발진기(16)는 자체에서 약 32MHz의 시스템 동기클럭을 발진하고, 이 발진된 시스템 동기클럭은 시스템 동기 기준클럭 분주기(17)에서 분주되어 주파수 비교기(13)로 입력된다.The synchronous clock oscillator 16 oscillates a system synchronous clock of about 32 MHz in itself, which is divided in the system synchronous reference clock divider 17 and input to the frequency comparator 13.
주파수 비교기(13)는 제2도의 (a) 및 (b)에도시된 바와 같이, 망동기 기준클럭(제2도의 a)의 한 주기동안에 약 16MHz의 시스템 동기클럭을 카운트하여 카운트값을 출력하고, 디지탈 프로세서 제어기(14)는 이 카운트값에 따라 소정의 디지탈 제어신호를 출력한다. 이 디지탈 제어신호는 아날로그신호로 변화되어 동기클럭 발진기(16)에서 발진되는 시스템 동기 주파수를 변경시키므로써 망동기 클럭과 시스템 동기클럭을 동기시킨다.The frequency comparator 13 outputs a count value by counting the system synchronization clock of about 16 MHz during one period of the network synchronizer reference clock (a in FIG. 2), as shown in (a) and (b) of FIG. The digital processor controller 14 outputs a predetermined digital control signal in accordance with this count value. This digital control signal is converted into an analog signal to synchronize the system synchronizer clock with the system synchronizer clock by changing the system synchronization frequency oscillated by the synchronization clock oscillator 16.
그런데 이와 같이 작동되는 종래의 동기장치는 망동기 클럭과 시스템 동기클럭의 주파수를 비교하여 주파수만을 동기시켰기 때문에 동기가 안정되지 못하는 문제점이 있다.However, the conventional synchronous device operating as described above has a problem that the synchronization is not stable because only the frequency is synchronized by comparing the frequencies of the network synchronizer clock and the system synchronization clock.
이에 본 발명은 상기와 같은 종래의 문제점을 해소하기 위하여 안출된 것으로, 망동기 클럭과 시스템 동기클럭의 주파수는 물론 위상까지도 동기시키도록 된 디지탈 전전자교환기의 디지탈 프로세서 위상동기장치를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made in order to solve the above-described problems, and to provide a digital processor phase synchronization device of a digital all-electronic exchanger to synchronize not only the frequency but also the phase of the network synchronizer clock and the system synchronization clock. There is this.
상기와 같은 목적을 달성하기 위하여 본 발명의 장치는, 상위국으로부터 T1/E1의 기준클럭을 수신하는 망동기 기준클럭 수신기; 상기 망동기 기준클럭을 분주하는 망동기 기준클럭 분주기; 상기 분주된 망동기 기준클럭을 궤환된 시스템 동기 기준클럭으로 카운트하여 주파수를 비교하고, 망동기 기준클럭과 시스템 동기 기준클럭의 위상차를 카운트하여 위상을 비교하는 주파수 및 위상 비교기; 상기 주파수 및 위상 비교기의 카운트값을 입력받아 동기의 편차가 심할 경우에는 주파수 비교출력에 따라 망동기 기준주파수와 시스템 동기 기준주파수의 주파수편차를 보정하기 위한 디지탈 제어신호를 출력하고, 소정의 범위안으로 동기가 이루어지면 위상 비교출력에 따라 위상차를 보정하기 위한 디지탈 제어신호를 출력하는 디지탈 프로세서 제어기; 상기 디지탈 프로세서 제어기의 출력을 아날로그로 변환하는 디지탈-아날로그 변환기; 이 디지탈-아날로그 변환기의 출력을 입력받아 소정 주파수의 시스템 동기클럭을 발진하는 동기클럭 발진기; 및 상기 동기클럭 발진기의 출력을 분주하는 시스템 동기 기준클럭 분주기로 구성된 것을 특징으로 한다.In order to achieve the above object, the apparatus of the present invention comprises: a network synchronizer reference clock receiver for receiving a reference clock of T1 / E1 from a higher station; A network synchronizer reference clock divider which divides the network synchronizer reference clock; A frequency and phase comparator for counting the divided reference synchronizer reference clocks as the feedback system synchronization reference clocks and comparing the frequencies by counting phase differences between the reference synchronizer reference clocks and the system synchronization reference clocks; If the synchronization is severely received by inputting the count values of the frequency and phase comparators, a digital control signal for correcting the frequency deviation between the network reference frequency and the system synchronization reference frequency is output according to the frequency comparison output, and within a predetermined range. A digital processor controller for outputting a digital control signal for correcting a phase difference according to the phase comparison output when synchronization is performed; A digital-to-analog converter that converts the output of the digital processor controller to analog; A synchronous clock oscillator which receives the output of the digital-analog converter and oscillates a system synchronous clock of a predetermined frequency; And a system synchronous reference clock divider for dividing the output of the synchronous clock oscillator.
즉, 본 발명은 수신된 망동기 기준클럭에 주파수는 물론 위상까지 동기시키므로써 동기능력을 향상시키도록 된 것이다.That is, the present invention is to improve the synchronization capability by synchronizing not only the frequency but also the phase to the received network synchronizer reference clock.
이하, 첨부된도면을 참조하여 본 발명을 자세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
본 발명에 따른 위상동기장치는 제3도에도시된 바와 같이, 상위국으로부터 T1/E1의 기준클럭을 수신하는 망동기 기준클럭 수신기(21); 상기 망동기 기준클럭을 분주하는 망동기 기준클럭 분주기(22); 상기 분주된 망동기 기준클럭을 궤환된 시스템 동기 기준클럭으로 카운트하여 주파수를 비교하고, 망동기 기준클럭과 시스템 동기 기준클럭의 위상차를 카운트하여 위상을 비교하는 주파수 및 위상 비교기(23); 상기 주파수 및 위상 비교기의 카운트값을 입력받아 동기편차가 소정치 이상일 경우에는 주파수 비교출력에 따라 망동기 기준주파수와 시스템 동기 기준주파수의 주파수편차를 보정하기 위한 디지탈 제어신호를 출력하고, 소정의 범위안으로 동기가 이루어지면 위상 비교출력에 따라 위상차를 보정하기 위한 디지탈 제어신호를 출력하는 디지탈 프로세서 제어기(24); 상기 디지탈 프로세서 제어기(24)의 출력을 아날로그로 변환하는 디지탈-아날로그 변환기(25); 상기 디지탈-아날로그 변환기(25)의 출력을 입력받아 소정 주파수의 시스템 동기클럭을 발진하는 동기클럭 발진기(26); 및 상기 동기클럭 발진기 26의 출력을 분주하는 시스템 동기 기준클럭 분주기(27)로 구성되어 있다. 여기서, 분주된 망동기 기준클럭은 4KHz 이고, 시스템에서 발진되는 시스템 동기 기준 클럭은 32MHz 이며, 분주된 시스템 동기 기준클럭은 16Hz 및 4KHz이다.As shown in FIG. 3, the phase synchronizer according to the present invention comprises: a network synchronizer reference clock receiver 21 for receiving a reference clock of T1 / E1 from an upper station; A network synchronizer reference clock divider 22 which divides the network synchronizer reference clock; A frequency and phase comparator (23) for counting the divided network synchronizer reference clocks as the feedback system synchronization reference clocks, and comparing the phases by counting the phase difference between the network synchronizer reference clocks and the system synchronization reference clocks; If the synchronization deviation is greater than or equal to the count value of the frequency and phase comparator, a digital control signal is output for correcting the frequency deviation between the network synchronizer reference frequency and the system synchronization reference frequency according to the frequency comparison output. A digital processor controller 24 for outputting a digital control signal for correcting the phase difference according to the phase comparison output when synchronization is performed inward; A digital-to-analog converter (25) for converting the output of the digital processor controller (24) to analog; A synchronous clock oscillator 26 which receives the output of the digital-analog converter 25 and oscillates a system synchronous clock of a predetermined frequency; And a system synchronization reference clock divider 27 for dividing the output of the synchronization clock oscillator 26. Here, the divided network synchronizer reference clocks are 4KHz, the system synchronization reference clock oscillated in the system is 32MHz, and the divided system synchronization reference clocks are 16Hz and 4KHz.
또한 상기 주파수 및 위상 비교기(23)는 제4도에 도시된 바와 같이, 망동기 기준클럭의 일주기동안에 시스템 동기 기준클럭 주파수(16MHz)를 카운트하는 주파수 카운터부(31); 망동기 기준클럭과 분주된 시스템 동기 기준클럭의 위상을 비교하여 위상차를 검출하는 위상비교 및 검출부(32); 및 상기 위상 비교 및 검출부(32)의 위상차 기간 동안 시스템 동기 기준클럭(16MHz)을 카운트하는 위상차 카운터부(33)로 구성되어 있다.In addition, the frequency and phase comparator 23, as shown in Figure 4, the frequency counter unit 31 for counting the system synchronization reference clock frequency (16MHz) during one period of the network reference clock; A phase comparison and detection unit 32 for detecting a phase difference by comparing phases of the network synchronizer reference clock and the divided system synchronization reference clock; And a phase difference counter unit 33 for counting a system synchronization reference clock (16 MHz) during the phase difference period of the phase comparison and detection unit 32.
이어서, 상기와 같이 구성되는 본 발명의 장치가 동작하는 것을 제5도의 (a) 내지 (e)를 참조하여 설명한다.Next, operation of the apparatus of the present invention configured as described above will be described with reference to FIGS. 5A to 5E.
제3도에 있어서, 망동기 기준클럭 수신기(21)는 상위국으로부터 1.544Mbps나 2.048Mbps의 비트스트림을 트렁크측으로 입력받아 클럭을 재생하여 망동기 기준클럭을 추출하고, 추출된 기준클럭은 망동기 기준 클럭 분주기(22)에서 약 4KHz의 망동기 기준클럭으로 분주되어 주파수 및 위상 비교기(23)로 입력된다.In FIG. 3, the reference synchronizer receiver 21 receives a bit stream of 1.544 Mbps or 2.048 Mbps from the host station to the trunk to reproduce a clock to extract the reference synchronizer reference clock, and the extracted reference clock is a reference synchronizer. The reference clock divider 22 is divided into a reference clock clock of about 4 KHz and input to the frequency and phase comparator 23.
동기클럭 발진기(26)는 자체에서 약 32MHz의 시스템 동기클럭을 발진하고, 이 발진된 시스템 동기 기준클럭 분주기(27)에서 분주되어 주파수 및 위상 비교기(23)로 입력된다.The synchronous clock oscillator 26 oscillates a system synchronous clock of about 32 MHz in itself, is divided in the oscillated system synchronous reference clock divider 27 and input to the frequency and phase comparator 23.
주파수 및 위상 비교기(23)는 제4도에도시된 바와 같이, 주파수 카운터부(31)와, 위상비교 및 검출부(32), 및 위상차 카운터부(33)로 구성되는데, 주파수 카운터부(31)는 종래와 같이, 망동기 기준클럭(제2도의 a)의 한 주기동안에 약 16MHz의 시스템 동기 기준클럭을 카운트하여 카운트값을 출력하고, 위비교 및 검출부(32)는 제5도의 (a) 및 (b), (c) 및 (d)와 같이 입력된 두 클럭(4KHz의 분주된 망동기 기준 클럭과 4KHz의 분주된 시스템 동기 기준클럭)의 위상차를 검출하고, 위상차 카운터부(33)는 위상비교 및 검출부(32)가 검출한 위상차의 시간 동안에 약 16MHz의 시스템 동기 기준클럭을 카운트하여 카운트값을 출력한다.As shown in FIG. 4, the frequency and phase comparator 23 includes a frequency counter 31, a phase comparison and detection unit 32, and a phase difference counter 33. The frequency counter 31 As in the prior art, a system synchronization reference clock of about 16 MHz is counted and output a count value during one period of the network synchronizer reference clock (a in FIG. 2), and the comparison and detection unit 32 is shown in FIGS. (b), (c) and (d) detects the phase difference between the two input clocks (4KHz divided network synchronizer reference clock and 4KHz divided system synchronization reference clock), and the phase difference counter section 33 The comparison and detection unit 32 counts a system synchronization reference clock of about 16 MHz during the phase difference detected and outputs a count value.
즉, 제5도에서 (a)와 (c)는 분주된 망동기 기준클럭(4KHz)이고, (b)와 (d)는 분주된 시스템 동기 기준클럭(4KHz)인데, (a)와 (b)의 위상차 시간 t2를 위상차 카운터(33)가 16MHz 시스템 동기 기준클럭으로 카운트하고, (c)와 (d)의 위상차 시간 t3를 위상차 카운터(33)가 16MHz 시스템 동기 기준클럭으로 카운트한다.That is, in FIG. 5, (a) and (c) are divided network reference clocks (4KHz), and (b) and (d) are divided system synchronization reference clocks (4KHz), and (a) and (b) Phase difference time t2 is calculated by the phase difference counter 33 as the 16 MHz system synchronization reference clock, and phase difference time t3 by (c) and (d) is counted as the 16 MHz system synchronization reference clock.
디지탈 프로세서 제어기(24)는 상기 주파수 및 위상 비교기(23)의 주파수 카운트값과 위상차 카운트값을 입력받아 동기편차가 심할 경우에는 주파수 비교출력을 선택한 후 이에 따라 망동기 기준주파수와 시스템 동기 기준주파수의 주파수편차를 보정하기 위한 디지탈 제어신호를 출력하고, 발진된 시스템 동기 주파수가 소정의 범위안으로 망동기 기준주파수와 동기가 이루어지면 위상차 카운트값을 선택한 후 이에 따라 위상차를 보정하기 위한 디지탈 제어신호를 출력한다. 이 때 주파수 카운트값 혹은 위상차 카운트값을 선택하기 위한 동기편차의 기준은 실험적으로 구한다. 디지탈 프로세서 제어기(24)의 제어신호는 디지탈-아날로그 변환기(25)에서 아날로그신호로 변환되어 동기클럭 발진기(26)에서 발진되는 시스템 동기 주파수를 변경시키므로써 망동기 클럭과 시스템 동기클럭을 동기시킨다.The digital processor controller 24 receives the frequency count value and the phase difference count value of the frequency and phase comparator 23, and selects a frequency comparison output when the synchronization deviation is severe. Outputs a digital control signal for correcting the frequency deviation, selects a phase difference count value when the oscillated system synchronization frequency is synchronized with the network synchronizer reference frequency within a predetermined range, and then outputs a digital control signal for correcting the phase difference accordingly. do. At this time, the reference of the synchronization deviation for selecting the frequency count value or the phase difference count value is experimentally obtained. The control signal of the digital processor controller 24 is converted into an analog signal in the digital-analog converter 25 to synchronize the system synchronizer clock with the system synchronizer clock by changing the system synchronization frequency oscillated in the synchronous clock oscillator 26.
이상에서 살펴본 바와 같이, 본 발명에 따라 동기클럭을 발생함에 있어서, 동기정도에 따라 동기가 많이 틀어진 초기에는 주파수동기방식으로 동기시키고, 어느 정도 동기가 이루어진 상태에서는 위상을 동기시키므로써 보다 정확한 동기를 가능하게 하고, 이에 따라 시스템을 안정시킬 수 있는 효과가 있다.As described above, in generating the synchronous clock according to the present invention, the synchronization is synchronized in the initial stage when the synchronization is much different according to the degree of synchronization. And thus, the system can be stabilized.
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Family
ID=19431302
Family Applications (1)
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|---|---|
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-
1995
- 1995-10-25 KR KR1019950037121A patent/KR0185871B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970024708A (en) | 1997-05-30 |
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