KR0182709B1 - Communication method between processors in switching system - Google Patents

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KR0182709B1 KR1019960011983A KR19960011983A KR0182709B1 KR 0182709 B1 KR0182709 B1 KR 0182709B1 KR 1019960011983 A KR1019960011983 A KR 1019960011983A KR 19960011983 A KR19960011983 A KR 19960011983A KR 0182709 B1 KR0182709 B1 KR 0182709B1
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Abstract

본 프로세서간 통신방법은 프로세서보드상에 SCC와 DMA 기능이 부가된 MC68360프로세서를 채용하여 프로세서간 통신을 수행하기 위한 것으로서 본 방법은 시리얼통신제어기능(SCC)과 직접기억장소접근(DMA) 기능을 갖는 프로세서와 프로세서에 의해 제어되어 송신프레임을 저장하는 송신큐와 수신프레임을 저장하는 수신버퍼 및 수신큐를 구비한 메모리를 구비한 프로세서보드간의 프로세서간 통신(IPC)방법에 있어서, 프로세서는 송신대기 프레임의 카운트값과 송신한 프레임의 카운트값이 동일하지 않을 때 송신할 프레임에 존재하는 것으로 판단하여 프로세서 내부에 구비되어 있는 송신버퍼 디스크립터를 참조하여 송신버퍼에 저장되어 있는 송신프레임에 대한 송신처리를 하고; 송신처리시 수신을 위한 인터럽트신호가 전송되면 프로세서내에 구비되어 있는 수신버퍼 디스크립터를 참조하여 수신처리를 하는 단계를 포함하여 수행되는 것을 특징으로 한다.This inter-processor communication method is to perform inter-processor communication by adopting MC68360 processor with SCC and DMA function on the processor board. This method provides serial communication control function (SCC) and direct memory access (DMA) function. In an interprocessor communication (IPC) method between a processor having a processor and a processor board controlled by the processor and having a transmission queue storing a transmission frame, a receiving buffer storing a reception frame, and a memory having a reception queue, the processor is waiting for transmission. When the count value of the frame and the count value of the transmitted frame are not the same, it is determined that the frame count exists in the frame to be transmitted. and; And if the interrupt signal for reception is transmitted during the transmission process, performing the reception process with reference to the reception buffer descriptor provided in the processor.

Description

교환기에 있어서 프로세서간 통신방법Interprocessor communication method in exchange

제1도는 본 발명에 따른 프로세서간 통신방법을 수행하기 위한 교환기내의 블록도.1 is a block diagram in an exchange for performing an interprocessor communication method according to the present invention.

제2도는 본 발명에 따른 프로세서간 통신방법을 수행하는데 있어서 초기화과정의 흐름도.2 is a flowchart of an initialization process in performing an interprocessor communication method according to the present invention.

제3도는 본 발명에 따른 프로세서간 통신방법을 수행하는데 있어서 송신과정의 흐름도.3 is a flowchart of a transmission process in performing an interprocessor communication method according to the present invention.

제4도는 본 발명에 따른 프로세서간 통신방법을 수행하는데 있어서 수신과정의 흐름도.4 is a flowchart of a receiving process in performing an inter-processor communication method according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 마이크로 프로세서 101 : 주제어기100: microprocessor 101: main controller

102 : CPM(Communication Processor Module)부102: CPM (Communication Processor Module) unit

103 : SCC(Serial Communication Controller)103: SCC (Serial Communication Controller)

104 : SIM(System Integration Module)부104: SIM (System Integration Module)

105 : 내부 듀얼포트 램 110 : 외부 메모리105: internal dual port RAM 110: external memory

111 : 송신큐(Queue) 112 : 수신버퍼111: transmit queue 112: receive buffer

113 : 수신큐113: receive queue

본 발명은 프로세서간 통신(IPC; Inter Processor Communication)방법에 관한 것으로, 특히 교환기에 구비되어 있는 MP(Main Processor) 또는 PP(Peripheral Processor)에 MC68360프로세서를 채용하여 프로세서간 통신을 수행하기 위한 교환기에 있어서 프로세서간 통신방법에 관한 것이다.The present invention relates to an inter-processor communication (IPC) method, and more particularly, to an exchange for performing inter-processor communication by employing an MC68360 processor in a main processor (MP) or a peripheral processor (PP) provided in an exchange. The present invention relates to a communication method between processors.

종래의 교환기에 구비되어 있는 MP 또는 PP는 MC68360프로세서를 채용하여 프로세서간 통신처리를 하므로 인하여 프로세서보드상에 별도의 SCC(Serial Communication Controller)와 DMA(Direct Memory Acess)용 디바이스를 구비하여야 했고, 이와 같은 별도 구비로 인하여 프로세서간 통신시 MC68360프로세서는 SCC와 DMA를 계속 제어하야여 하므로 상대적으로 교환기의 IPC성능이 저하되는 문제가 있었다.Since the MP or PP provided in the conventional exchanger uses the MC68360 processor to perform communication processing between processors, a separate serial communication controller (SCC) and a device for direct memory access (DMA) should be provided on the processor board. Due to the same separate arrangement, the MC68360 processor has to continuously control the SCC and DMA during inter-processor communication, which causes a relatively low IPC performance of the exchange.

따라서 본 발명의 목적은 교환기의 프로세서보드상에 SCC와 DMA 기능이 부가된 MC68360프로세서를 채용하여 프로세서간 통신을 수행하기 위한 프로세서간 통신방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide an inter-processor communication method for performing inter-processor communication by employing the MC68360 processor with the SCC and DMA function on the processor board of the exchange.

본 발명에 따른 방법은, 시리얼통신제어기능(SCC)과 직접기억장소접근(DMA) 기능을 갖는 프로세서와 프로세서에 의해 제어되어 송신프레임을 저장하는 송신큐와 수신프레임을 저장하는 수신버퍼 및 수신큐를 구비한 메모리를 구비한 프로세서보드간의 프로세서간 통신(IPC)방법에 있어서, 프로세서의 전기능을 초기화하는 단계; 초기화후, 프로세서는 송신대기 프레임의 카운트값과 송신한 프레임의 카운트값이 동일한지를 비교하는 단계; 비교단계에서 카운트값이 동일하지 않으면 프로세서내에 존재하는 송신버퍼 디스크립터를 참조하여 송신큐에 저장되어 있는 소정 프레임에 대한 송신처리를 하는 단계; 송신처리가 완료되면, 참조된 송신버퍼 디스크립터가 마지막 디스크립터인지를 체크하는 단계; 송신버퍼 디스크립터가 마지막 디스크립터가 아닌 경우에는 다음 순번의 송신버퍼 디스크립터를 지정하고, 송신버퍼 디스크립터가 마지막 디스크립터인 경우에는 첫번째 송신버퍼 디스크립터를 지정하는 단계; 지정단계후, 송신한 프레임의 카운트값을 1 증가시키는 단계; 송신처리시, 프로세서로 수신을 위한 인터럽트신호가 인가되면, 인가되는 프레임을 수신하는 단계; 프레임 수신에 의하여 프로세서의 수신버퍼 디스크립터에 존재하는 데이타를 참조하여 수신된 프레임에 에러가 존재하는 지를 체크하는 단계; 에러체크결과, 수신된 프레임에 에러가 존재하지 않는 경우에는 수신버퍼 디스크립터의 데이타중 수신버퍼 포인터에 대한 데이타를 참조하여 수신버퍼에서 수신큐로 수신프레임을 전송하는 단계; 수신프레임에 대한 전송이 완료되면, 참조된 수신버퍼 디스크립터가 마지막 수신버퍼 디스크립터인지를 체크하는 단계; 수신버퍼 디스크립터가 마지막 디스크립터이면 첫번째 수신버퍼 디스크립터를 지정하고, 수신버퍼 디스크립터가 마지막 디스크립터가 아니면 다음 순번의 수신버퍼 디스크립터를 지정하는 단계; 수신버퍼 디스크립터지정단계 수행후, 수신대기 프레임의 카운트값을 증가시키는 단계를 포함하는 것을 특징으로 한다.The method according to the present invention is a processor having a serial communication control function (SCC) and a direct storage access (DMA) function and a transmission queue for storing transmission frames and a reception buffer for storing transmission frames and a reception queue. An interprocessor communication (IPC) method between processor boards having a memory, the method comprising: initializing all functions of a processor; After initialization, the processor compares the count value of the frame to be transmitted with the count value of the transmitted frame; Performing a transmission process for a predetermined frame stored in a transmission queue by referring to a transmission buffer descriptor existing in the processor if the count value is not the same in the comparing step; When the transmission process is completed, checking whether the referenced transmission buffer descriptor is the last descriptor; If the transmission buffer descriptor is not the last descriptor, designating the next transmission buffer descriptor, and if the transmission buffer descriptor is the last descriptor, designating the first transmission buffer descriptor; After the specifying step, incrementing the count value of the transmitted frame by one; In the transmission process, if an interrupt signal for reception is applied to the processor, receiving an applied frame; Checking whether there is an error in the received frame by referring to the data present in the receive buffer descriptor of the processor by receiving the frame; If there is no error in the received frame as a result of the error checking, transmitting the received frame from the receive buffer to the receive queue by referring to the data of the receive buffer pointer among the data of the receive buffer descriptor; Checking whether the referenced receive buffer descriptor is the last received buffer descriptor when transmission for the received frame is completed; Designating a first receiving buffer descriptor if the receiving buffer descriptor is the last descriptor, and specifying a next receiving buffer descriptor if the receiving buffer descriptor is not the last descriptor; And after the reception buffer descriptor designating step, increasing the count value of the reception waiting frame.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 프로세서간 통신방법을 수행하기 위한 교환기내의 프로세서보드상의 블록도로서, 주제어기(101), 시리얼통신 제어를 하는 SCC(103) 기능을 갖고 HDLC(High-level Data Line Control)프로토콜에 의하여 타프로세서와 프로세서간 통신(IPC; Inter Processor Communication) 처리를 하는 CPM(Communication Processor Module, 102), DMA기능을 갖는 SIM(System Integration Module)부(104), 송수신 버퍼의 디스크립터(Discripter)기능을 갖는 내부 듀얼포트 램(105)를 포함하도록 구성된 MC68360 마이크로 프로세서(100), 송신큐(Queue)(111), 수신버퍼(112), 수신큐(113)를 구비한 외부메모리(110)로 구성된다. 여기서 송신큐(111) 및 수신큐(113)는 다수개의 프레임을 저장할 수 있는 영역을 갖도록 구성되고, 내부 듀얼포트 램(105)에 구비되는 송수신 버퍼 디스크립터도 상술한 송신큐(111) 및 수신큐(113)에 구비되어 있는 영역을 커버할 수 있을 정도의 영역을 갖도록 구성된다.1 is a block diagram on a processor board in an exchange for performing an inter-processor communication method according to the present invention, which has a main controller 101, an SCC 103 function for serial communication control, and a high-level data line (HDLC). Communication Processor Module (CPM) 102, which performs Inter Processor Communication (IPC) processing by other protocols, a System Integration Module (SIM) unit 104 having a DMA function, and a descriptor of a transmit / receive buffer. An external memory 110 having an MC68360 microprocessor 100, a transmit queue 111, a receive buffer 112, and a receive queue 113 configured to include an internal dual port RAM 105 having a Discripter function. It is composed of Here, the transmission queue 111 and the reception queue 113 are configured to have an area capable of storing a plurality of frames, and the transmission and reception buffer descriptors provided in the internal dual port RAM 105 also include the transmission queue 111 and the reception queue described above. It is comprised so that the area | region which can cover the area | region provided in 113 is enough.

제2도는 본 발명에 따른 프로세서간 통신방법을 수행하기 위하여 마이크로 프로세서(100)에 의해 이루어지는 초기화과정의 흐름도이고, 제3도는 본 발명에 다른 프로세서간 통신방법을 수행하는데 있어서 송신과정의 흐름도이고, 제4도는 본 발명에 따른 프로세서간 통신방법을 수행하는데 있어서 수신과정의 흐름도이다.2 is a flowchart of an initialization process performed by the microprocessor 100 to perform an interprocessor communication method according to the present invention, and FIG. 3 is a flowchart of a transmission process in performing an interprocessor communication method according to the present invention. 4 is a flowchart of a reception process in performing an inter-processor communication method according to the present invention.

그러면 제1도를 참조하여 제2도 내지 제4도에 도시된 본 발명에 따른 방법의 동작을 상세하게 설명하기로 한다.The operation of the method according to the invention shown in FIGS. 2 to 4 will now be described in detail with reference to FIG.

우선, 전원이 인가되거나 교환기가 리셋되면, 마이크로 프로세서(100)내의 주제어기(101)는 제2도에 도시된 바와 같이 주변장치들에 대한 초기화를 수행한다. 즉, 제201단계에서 주제어기(101)는 주제어기(101) 자체를 초기화하고, 제202단계로 진행되어 HDLC 프로토콜을 위한 CPM부(102)를 초기화하고, 제203단계로 진행되어 내부 듀얼포트 램(105)의 송수신 버퍼 디스크립터를 초기화한다. 그리고 제204단계로 진행되어 외부메모리(110)에 구비되어 있는 송수신 큐(111,113)와 수신버퍼(112)를 초기화한다.First, when power is applied or the exchange is reset, the main controller 101 in the microprocessor 100 performs initialization for peripherals as shown in FIG. That is, in step 201, the main controller 101 initializes the main controller 101 itself, proceeds to step 202, initializes the CPM unit 102 for the HDLC protocol, and proceeds to step 203, and the internal dual port. Initialize the transmit / receive buffer descriptor of the RAM 105. In step 204, the transmission and reception queues 111 and 113 and the reception buffer 112 provided in the external memory 110 are initialized.

이와 같이 초기화가 이루어진 후, 주제어기(101)는 기본적으로 송신모드로 설정되어 프로세서간 통신작업을 수행하고, 외부에서 수신모드 설정을 위한 인터럽트신호가 인가되어야 수신모드로 설정된다.After the initialization is performed as described above, the main controller 101 is basically set to the transmission mode to perform the inter-processor communication operation, and is set to the reception mode only when an interrupt signal for setting the reception mode is externally applied.

제3도를 통해 주제어기(101)의 송신모드 수행과정을 설명하면 다음과 같다.Referring to Figure 3 describes the process of performing the transmission mode of the main controller 101 as follows.

우선, 제301단계에서 주제어기(101)는 내부에 구비되어 있는 송신대기 프레임 카운트값과 송신한 프레임 카운트값을 비교한다. 비교결과, 동일하면 송신할 프레임이 존재하지 않는 경우이므로 리턴된다. 그러나 비교결과, 동일하지 않으면(즉, 송신대기 프레임카운트값이 송신한 프레임카운트값보다 크면) 송신할 프레임이 존재하는 것이므로 제302단계로 진행되어 내부 듀얼포트 램(105)에 있는 송신버퍼 디스크립터를 체크하여 현재 송신할 프레임을 갖고 있는 송신큐(111)의 위치 등을 파악한다. 여기서 송신버퍼 디스크립터는 주제어기(101)에 의해 제어되어 저장되어 있는 송신할 프레임에 대한 부가정보이다.First, in step 301, the main controller 101 compares the transmission standby frame count value and the transmitted frame count value. As a result of the comparison, if the frame to be transmitted does not exist, it is returned. However, if the comparison result is not the same (i.e., if the transmission standby frame count value is larger than the transmitted frame count value), then there is a frame to be transmitted. By checking, the position and the like of the transmission queue 111 which has the frame to be transmitted currently is identified. Here, the transmission buffer descriptor is additional information on the frame to be transmitted, which is controlled and controlled by the main controller 101.

제302단계에서 송신큐(111)의 위치가 파악되면, 주제어기(101)는 제303단계로 진행되어 외부메모리(110)내에 구비되어 있는 송신큐(111)중 해당 큐에 저장되어 있는 프레임을 SIM(104)를 통해 읽어 CPM부(102)를 통해 타 프로세서로 송신한다.When the position of the transmission queue 111 is determined in step 302, the main controller 101 proceeds to step 303 to select a frame stored in the corresponding queue among the transmission queues 111 provided in the external memory 110. It reads through the SIM 104 and transmits it to another processor through the CPM unit 102.

그리고 제304단계로 진행되어 내부 듀얼포트램(105)를 체크하여 현재 체크된 송신버퍼 디스크립터가 마지막 송신버퍼 디스크립터인지를 판단한다. 판단결과, 마지막 송신버퍼 디스크립터인 경우에는 제305단계로 진행되어 첫번째 송신버퍼 디스크립터가 지정되도록 제어한다. 그러나 판단결과 마지막 송신버퍼 디스크립터가 아니면 제306단계로 진행되어 다음 순번의 송신버퍼 디스크립터가 지정되도록 제어한다. 그리고 제305단계 또는 제306단계 수행후 제307단계로 진행되어 송신한 프레임의 카운트값을 1증가시킨 후 리턴된다.In step 304, the internal dual port RAM 105 is checked to determine whether the currently checked transmission buffer descriptor is the last transmission buffer descriptor. As a result of the determination, in the case of the last transmission buffer descriptor, the flow proceeds to step 305 to control the first transmission buffer descriptor to be designated. However, if the result of the determination is not the last transmission buffer descriptor, the process proceeds to step 306 to control the next transmission buffer descriptor to be designated. After performing step 305 or 306, the process proceeds to step 307, where the count value of the transmitted frame is increased by one and returned.

이와 같은 송신모드 수행시, 외부로부터 수신모드 수행을 위한 인터럽트신호가 수신되면 주제어기(101)는 제401단계에서 제402단계로 진행되어 인터럽트입력단자를 디스에이블시킨다. 이는 다른 인터럽트가 인가되지 못하도록 하기 위한 것이다. 그리고 제403단계로 진행되어 내부듀얼포트램(105)에 구비되어 있는 수신버퍼 디스크립터를 참조하여 현재 수신된 프레임에 에러가 존재하는 지를 체크한다. 여기서 수신버퍼 디스크립터에 존재하는 수신된 프레임에 대한 부가정보는 프레임수신시 CPM(102)를 통해 내부 듀얼포트램(105)으로 전송된 신호이고, 이 때 수신프레임은 SIM부(104)를 통해 외부메모리(110)의 수신버퍼(112)로 전송되어 저장된다.During the transmission mode, if an interrupt signal for performing the reception mode is received from the outside, the main controller 101 proceeds from step 401 to step 402 to disable the interrupt input terminal. This is to prevent other interrupts from being applied. In operation 403, the controller 200 checks whether an error exists in the currently received frame by referring to the reception buffer descriptor included in the internal dual port RAM 105. In this case, the additional information on the received frame present in the receiving buffer descriptor is a signal transmitted to the internal dual port RAM 105 through the CPM 102 at the time of receiving the frame, and the receiving frame is externally received through the SIM unit 104. It is transmitted to and stored in the reception buffer 112 of the memory 110.

제403단계의 체크결과, 수신된 프레임에 에러가 존재하지 않으면 제404단계로 진행되어 수신버퍼 디스크립터의 값중 수신버퍼(112)에 대한 포인터값에 의하여 지정된 수신버퍼(112)에 저장되어 있는 프레임을 수신큐(113)중 비어 있는 영역에 쌓는다. 그리고 제405단계로 진행되어 현재 지정된 수신버퍼 디스크립터가 마지막 디스크립터인지를 체크한다.As a result of the check in step 403, if there is no error in the received frame, the process proceeds to step 404 in which the frame stored in the reception buffer 112 specified by the pointer value to the reception buffer 112 among the values of the reception buffer descriptor. It accumulates in the empty area of the reception queue 113. In step 405, it is checked whether the currently designated receive buffer descriptor is the last descriptor.

체크결과, 마지막 디스크립터이면 제406단계로 진행되어 첫번째 수신버퍼 디스크립터가 지정되도록 제어하고 마지막 디스크립터가 아니면 제407단계로 진행되어 다음 순번에 해당되는 수신버퍼 디스크립터가 지정되도록 설정한다. 상술한 제406단계 또는 제407단계 수행후 제408단계로 진행되어 수신대기 프레임의 카운트값을 1증가시킨다. 이는 수신큐(113)에 수신된 프레임의 수를 파악하기 위함이다. 그리고 제409단계로 진행되어 인터럽트신호를 받을 수 있도록 프로세서(100)에 구비되어 있는 미도시된 인터럽트입력단자를 인에이블시킨 다음 리턴된다.As a result of the check, if the last descriptor proceeds to step 406, the first receiving buffer descriptor is controlled to be designated. After performing step 406 or step 407, the process proceeds to step 408 to increase the count value of the reception standby frame by one. This is to determine the number of frames received in the reception queue 113. In operation 409, the interrupt input terminal provided in the processor 100 is enabled to receive the interrupt signal, and then returned.

한편, 제403단계에서 수신프레임에 에러가 존재하면 제410단계로 진행되어 에러에 따른 조치를 취한 후 상술한 제409단계로 진행되어 인터럽트를 인에이블시킨다.On the other hand, if there is an error in the reception frame in step 403, the process proceeds to step 410, and the action according to the error is performed.

이상, 상술한 바와 같이 본 발명은 교환기에 구비되어 있는 프로세서보드상에 MC68360프로세서를 채용하여 프로세서간 통신처리를 함으로서, 종전에 비해 좀더 효육적인 프로세서간 통신처리를 할 수 있는 효과가 있다.As described above, the present invention employs the MC68360 processor on the processor board provided in the exchanger to perform the inter-processor communication processing, thereby making it possible to perform more efficient inter-processor communication processing than before.

Claims (2)

시리얼통신제어기능(SCC)과 직접기억장소접근(DMA) 기능을 갖는 프로세서(100)와 상기 프로세서에 의해 제어되어 송신프레임을 저장하는 송신큐(111)와 수신프레임을 저장하는 수신버퍼(112) 및 수신큐(113)를 구비한 메모리(110)를 구비한 프로세서보드간의 프로세서간 통신(IPC)방법에 있어서, 상기 프로세서의 전기능을 초기화하는 단계; 상기 초기화후, 상기 프로세서(100)는 송신대기 프레임의 카운트값과 송신한 프레임의 카운트값이 동일한지를 비교하는 단계; 상기 비교단계에서 상기 카운트값이 동일하지 않으면 상기 프로세서(100)내에 존재하는 송신버퍼 디스크립터를 참조하여 상기 송신큐(111)에 저장되어 있는 소정 프레임에 대한 송신처리를 하는 단계; 상기 송신처리가 완료되면, 상기 참조된 송신버퍼 디스크립터가 마지막 디스크립터인지를 체크하는 단계; 상기 송신버퍼 디스크립터가 마지막 디스크립터가 아닌 경우에는 다음 순번의 송신버퍼 디스크립터를 지정하고, 상기 송신버퍼 디스크립터가 마지막 디스크립터인 경우에는 첫번째 송신버퍼 디스크립터를 지정하는 단계; 상기 지정단계후, 상기 송신한 프레임의 카운트값을 1 증가시키는 단계; 상기 송신처리시, 상기 프로세서(100)로 수신을 위한 인터럽트신호가 인가되면, 인가되는 프레임을 수신하는 단계; 상기 프레임 수신에 의하여 상기 프로세서(100)의 수신버퍼 디스크립터에 존재하는 데이타를 참조하여 수신된 프레임에 에러가 존재하는 지를 체크하는 단계; 상기 에러체크결과, 상기 수신된 프레임에 에러가 존재하지 않는 경우에는 상기 수신버퍼 디스크립터의 데이타중 수신버퍼 포인터에 대한 데이타를 참조하여 상기 수신버퍼(112)에서 수신큐(113)로 수신프레임을 전송하는 단계; 상기 수신프레임에 대한 전송이 완료되면, 상기 참조된 수신버퍼 디스크립터가 마지막 수신버퍼 디스크립터인지를 체크하는 단계; 상기 수신버퍼 디스크립터가 마지막 디스크립터이면 첫번째 수신버퍼 디스크립터를 지정하고, 상기 수신버퍼 디스크립터가 마지막 디스크립터가 아니면 다음 순번의 수신버퍼 디스크립터를 지정하는 단계; 상기 수신버퍼 디스크립터지정단계 수행후, 수신대기 프레임의 카운트값을 증가시키는 단계를 포함하는 것을 특징으로 하는 교환기에 있어서 프로세서간 통신방법.A processor 100 having a serial communication control function (SCC) and a direct storage access (DMA) function, a transmission queue 111 controlled by the processor to store a transmission frame, and a reception buffer 112 for storing a reception frame. And an interprocessor communication (IPC) method between processor boards having a memory 110 having a reception queue 113, the method comprising: initializing all functions of the processor; After the initialization, the processor 100 compares the count value of the transmission standby frame and the count value of the transmitted frame; Performing a transmission process for a predetermined frame stored in the transmission queue (111) by referring to a transmission buffer descriptor existing in the processor (100) if the count value is not the same in the comparing step; When the transmission process is completed, checking whether the referenced transmission buffer descriptor is the last descriptor; Designating a next transmission buffer descriptor when the transmission buffer descriptor is not the last descriptor, and designating a first transmission buffer descriptor when the transmission buffer descriptor is the last descriptor; Increasing the count value of the transmitted frame by one after the specifying step; Receiving an applied frame when an interrupt signal for reception is applied to the processor (100) during the transmission process; Checking whether an error exists in a received frame by referring to data existing in a reception buffer descriptor of the processor by receiving the frame; As a result of the error checking, if no error exists in the received frame, the receiving frame is transmitted from the receiving buffer 112 to the receiving queue 113 by referring to the data of the receiving buffer pointer among the data of the receiving buffer descriptor. Doing; Checking whether the referenced receive buffer descriptor is the last received buffer descriptor when transmission for the received frame is completed; Designating a first receive buffer descriptor if the receive buffer descriptor is the last descriptor, and designating a next receive buffer descriptor if the receive buffer descriptor is not the last descriptor; And after the reception buffer descriptor designating step, increasing the count value of the reception waiting frame. 제1항에 있어서, 상기 프로세서간 통신방법은 상기 프레임 수신처리시 인터럽트신호가 발생되면, 1프레임에 대한 수신처리가 완료될 때까지 다른 인터럽트신호가 인가되지 못하도록 상기 프로세서9100)의 인터럽트신호 입력단자를 디스에이블시키는 단계를 더 포함하는 것을 특징으로 하는 교환기에 있어서 프로세서간 통신방법.The interrupt signal input terminal of the processor 9100 of claim 1, wherein, when an interrupt signal is generated during the frame receiving process, another interrupt signal is not applied until the receiving process for one frame is completed. And disabling the inter-processor communication method.
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