KR0181593B1 - Variable length coder - Google Patents
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Abstract
본 발명은 메모리를 사용하지 않고 간단한 하드웨어 논리를 이용하여 가변길이부호를 생성할 수 있는 코드 분할 방식에 의한 가변길이 부호화 장치에 관한 것으로서, A 또는 /A로 이루어져 입력되는 RLC(Run Length Code) 데이타를 명령어로 판단하고 디코딩하여 A 및 /A의 양에 대한 정보를 가진 데이터를 각각 출력하는 RLC 디코더; 상기 RLC 디코더에서 출력되는 A 및 /A의 양에 대한 정보를 입력 받아 실제 비트수대로 A 및 /A의 데이타를 각각 생성하여 임시 저장하는 영역 카운터부; 상기 RLC 디코더에서 출력되는 A 및 /A의 양에 관한 정보에 의해 믹서 제어 신호를 출력하는 믹서 제어부; 및 상기 믹서 제어부에서 출력되는 제어 신호에 의해 상기 영역 카운터부에 각각 저장된 A또는 /A의 데이타를 받아들여 유효한 가변길이부호를 출력하는 믹서부를 구비한 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable length encoding apparatus using a code division method capable of generating a variable length code using simple hardware logic without using a memory, wherein the RLC (Run Length Code) data inputted by A or / A is input. An RLC decoder for determining and decoding a command as an instruction and outputting data having information on the amounts of A and / A, respectively; An area counter unit which receives information on the amount of A and / A output from the RLC decoder, and generates and temporarily stores data of A and / A according to the actual number of bits; A mixer control unit which outputs a mixer control signal according to the information on the amounts of A and / A output from the RLC decoder; And a mixer unit which receives data of A or / A stored in the area counter unit according to a control signal output from the mixer control unit and outputs a valid variable length code.
따라서 본 발명은 메모리를 사용하지 않고 간단한 하드웨어 논리로 가변길이부호를 생성함으로써 하드웨어의 크기를 줄일수가 있으며, 처리속도도 향상시킬수 있는 효과가 있다.Therefore, the present invention can reduce the size of the hardware by generating a variable length code with simple hardware logic without using a memory, it is possible to improve the processing speed.
Description
본 발명은 정보를 압축하기 위한 부호화 장치에 관한 것으로서, 특히 메모리를 사용하지 않고 간단한 하드웨어 논리를 이용하여 가변길이부호를 생성할 수 있는 코드 분할 방식에 의한 가변길이 부호화장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an encoding apparatus for compressing information, and more particularly, to a variable length encoding apparatus using a code division method capable of generating a variable length code using simple hardware logic without using a memory.
가변 길이 부호화란 정보원에 포함된 각 부호어의 출현확률에 따라 출현확률이 높은것은 짧은 길이의 부호로, 출현확률이 낮은것은 길이가 긴 부호로 데이타를 표시하는 방법으로, 이미지(Image)를 처리하는 데 있어서 필수적이며, 현재 데이타 압축을 위하여 가장 널리 쓰이고 있는 방법이다. 그러한 가변 길이 부호화를 위해서는 트리구조로 메모리에 저장된 데이타를 단계적인 방법으로 리프(Leaf)에 도달 할 때까지 트리의 뿌리(Root)부터 거슬러 올라가는 트리서치(Tree-search) 방식이나 어떠한 코드워드라도 오직 한 번의 검색으로 부호화 할 수 있도록 큰 테이블이 메모리에 저장된 룩업 테이블(Look-up table) 방식을 많이 사용하고 있지만, 전자의 방식은 하드웨어 적으로 구성하기가 너무 복잡하고, 후자의 방식은 처리속도가 빠르나 하드웨어적으로 구성함에 있어서 너무 큰 메모리 사이즈가 요구되어 원칩화 경향에는 다소 부적합한 방법이 된다. 최근에는 전자와 후자의 방법을 적절하게 병합하여 메모리 사이즈를 줄일 수 있는 방법으로 구성하고 있으나 역시 현재까지는 가변길이 코덱(CODEC)을 원칩에 구현하기에는 메모리 사이즈가 크다는 문제점이 있다. 물론 칩 가공기술의 발달로 원칩화 할 수는 있지만 그에 따른 원가의 상승과 수율저하로 인해 경제적인 측면에서 다소 불리하게 된다.Variable length coding is a method of displaying an image with a short length code that has a high probability of appearance according to the probability of occurrence of each codeword included in an information source, and a long code that has a low appearance probability, thereby processing an image. This is essential for the data compression and is the most widely used method for data compression. For such variable length coding, the tree-search method or any codeword that goes back from the root of the tree until the data stored in the memory in a tree structure can be reached step by step. The large table uses a look-up table method that is stored in memory so that it can be encoded in one search. However, the former method is too complicated to configure in hardware. It is fast but hardware configuration requires too large memory size, which makes it somewhat unsuitable for the one-chip trend. Recently, the former and the latter method is properly combined to reduce the memory size, but until now, there is a problem that the memory size is too large to implement a variable length codec in one chip. Of course, it is possible to make one chip due to the development of chip processing technology, but it is disadvantageous in terms of economy due to the cost increase and yield decrease.
본 발명의 목적은 상기와 같이 가변 길이 부호화를 위해 큰 메모리의 원칩화 경향으로 인한 원가 상승 및 수율저하 등의 문제점을 해결하기 위하여 메모리를 사용하지 않고 간단한 하드웨어 논리를 이용하여 가변 길이 부호를 생성할 수 있는 코드 분할 방식에 의한 가변길이 부호화장치를 제공하는 데 있다.An object of the present invention is to generate a variable length code using simple hardware logic without using a memory in order to solve the problems such as the cost increase and the yield decrease due to the tendency of the large chip to be variable variable coding as described above. There is provided a variable length encoding apparatus using a code division scheme.
상기의 목적을 달성하기 위한 본 발명의 가변길이 부호화장치는 A 또는 /A로 이루어져 입력되는 RLC(Run Length Code) 데이타를 명령어로 판단하고 디코딩하여 A 및 /A의 양에 대한 정보를 가진 데이터를 각각 출력하는 RLC 디코더; 상기 RLC 디코더에서 출력되는 A 및 /A의 양에 대한 정보를 입력 받아 실제 비트수대로 A 및 /A의 데이타를 각각 생성하여 임시 저장하는 영역 카운터부; 상기 RLC 디코더에서 출력되는 A 및 /A의 양에 관한 정보에 의해 믹서 제어 신호를 출력하는 믹서 제어부; 및 상기 믹서 제어부에서 출력되는 제어 신호에 의해 상기 영역 카운터부에 각각 저장된 A또는 /A의 데이타를 받아들여 유효한 가변길이부호를 출력하는 믹서부를 구비한 것을 특징으로 한다.In order to achieve the above object, the variable length encoding apparatus of the present invention determines the received run length code (RLC) data consisting of A or / A as a command and decodes the data having information on the amounts of A and / A. An RLC decoder for outputting each; An area counter unit which receives information on the amount of A and / A output from the RLC decoder, and generates and temporarily stores data of A and / A according to the actual number of bits; A mixer control unit which outputs a mixer control signal according to the information on the amounts of A and / A output from the RLC decoder; And a mixer unit which receives data of A or / A stored in the area counter unit according to a control signal output from the mixer control unit and outputs a valid variable length code.
도1 은 본 발명에 따른 가변길이 부호화장치의 블록도.1 is a block diagram of a variable length coding apparatus according to the present invention.
도2∼ 도6은 본 발명에 따른 가변길이 부호화 장치의 각 블록에 대한 상세 블록도.2 to 6 are detailed block diagrams of each block of the variable length coding apparatus according to the present invention.
이하 첨부한 도면을 참조하여 본 발명을 상세하게 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도1은 본 발명에 따른 가변길이 부호화장치의 블록도로서, '0' 또는 '1'로 이루어져 입력되는 RLC 데이타를 명령어로 판단하고 디코딩하여 '0' 및 '1'의 양에 대한 정보를 가진 데이터를 각각 출력하는 RLC 디코더(100)와, 상기 RLC 디코더에서 출력되는 '0' 및 '1'의 양에 대한 정보를 입력 받아 실제 비트수대로 '0' 및 '1'의 데이타를 각각 생성하여 임시 저장하는 영역 카운터부(200)와, 상기 RLC 디코더에서 출력되는 '0' 및 '1'의 양에 관한 정보에 의해 믹서 제어 신호를 출력하는 믹서 제어부(300)와, 상기 믹서 제어부(300)에서 출력되는 제어 신호에 의해 상기 영역 카운터부(200)에 각각 저장된 '0'또는 '1'의 데이타를 받아들여 유효한 가변길이부호를 출력하는 믹서부(400)로 구성된다.1 is a block diagram of a variable length encoding apparatus according to an embodiment of the present invention, in which input RLC data consisting of '0' or '1' is determined as a command and decoded to have information about amounts of '0' and '1' RLC decoder 100 for outputting data and the information on the amount of '0' and '1' output from the RLC decoder are received, respectively, to generate data of '0' and '1' according to the actual number of bits An area counter unit 200 for temporarily storing the mixer, a mixer control unit 300 for outputting a mixer control signal based on information on the amounts of '0' and '1' output from the RLC decoder, and the mixer control unit 300 And a mixer unit 400 for receiving data of '0' or '1' stored in the area counter unit 200 according to the control signal output from the unit, and outputting a valid variable length code.
도2는 본 발명에 따른 상기 RLC 디코더(100)의 상세 블록도로서, 입력되는 RLC 데이타를 '0'과 '1' 부호로 분리하는 스프리터(10)와, 상기 스프리터(10)를 통하여 분리된 '0'과 '1'의 부호를 각각 입력받아 '0'과 '1'의 양에 대한 정보로 각각 출력하는 부호 카운터부(20)로 구성된다.2 is a detailed block diagram of the RLC decoder 100 according to the present invention. The splitter 10 divides the input RLC data into '0' and '1' codes, and is separated through the splitter 10. It consists of a sign counter unit 20 for receiving the sign of the '0' and '1' respectively and outputs the information on the amount of '0' and '1' respectively.
도3은 본 발명에 따른 상기 스프리터(10)의 상세 블록도로서, 입력되는 RLC 데이타를 디코딩하여 '0' 및 '1'로 각각 출력하는 공유 영역 디코더(2)와, 상기 공유 영역 디코더에서 디코딩된 각 신호를 재조합하여 '0' 또는 '1'에 대한 명령 신호를 각각 생성해주는 제 1 및 제 2 공유 영역 지시기(4,6)로 구성된다.3 is a detailed block diagram of the splitter 10 according to the present invention. The shared region decoder 2 decodes the input RLC data and outputs them as '0' and '1', respectively. And first and second shared region indicators 4 and 6 for recombining each signal to generate a command signal for '0' or '1', respectively.
도4는 본 발명에 따른 상기 영역 카운터부(200)의 상세 블록도로서, 상기 RLC 디코더부(100)에서 출력되는 '0' 또는 '1'의 양에 대한 신호를 각각 디코딩하여 각 값에 대응하는 수만큼 데이터를 각각 생성하는 디코더(110)와, 상기 디코더(110)를 통하여 생성된 각 데이터를 각각 저장하는 레지스터(120)로 구성된다.4 is a detailed block diagram of the area counter 200 according to the present invention, and decodes a signal corresponding to an amount of '0' or '1' output from the RLC decoder 100, respectively, and corresponds to each value. The decoder 110 generates data as many as possible, and the register 120 stores data generated through the decoder 110, respectively.
도5는 본 발명에 따른 믹서제어부(310)의 상세 블록도로서, 상기 RLC 디코더부(100)에서 출력되는 '0' 및 '1' 의 양에 관한 데이타를 가산하여 디바이더 제어 신호를 출력하는 가산기(310)와, 상기 가산기(310)를 통하여 출력되는 디바이더 제어신호(Divider_Ctrl_Sig)에 의해 패서제어신호(Passer_Ctrl_Sig)를 출력하는 패서제어부(320)로 구성된다.5 is a detailed block diagram of the mixer control unit 310 according to the present invention, which adds data about the amounts of '0' and '1' output from the RLC decoder 100 to output a divider control signal. And a passer control unit 320 for outputting a passer control signal Passer_Ctrl_Sig by the divider control signal Divider_Ctrl_Sig output through the adder 310.
그리고 도6은 본 발명에 따른 믹서부의 상세 블록도로서, 상기 믹서 제어부에서 출력되는 믹서 제어 신호에 의해 상기 영역 카운터부에 각 각 저장된 “0”와 “1”의 양에 관한 데이타를 합성하여 전달하는 데이타 패서(410)와, 상기 데이타 패서(410)에서 출력되는 신호를 유효한 비트로 만들기 위해 디바이더 제어신호(Divider_Ctrl_Sig)에 의해 유효한 단위로 분할하여 전달하는 디바이더(420)와, 상기 디바이더(420)에서 출력되는 신호에 의해 원하는 단위의 크기로 가변길이부호 데이타를 출력할 수 있도록 데이타를 묶어주는 데이타 믹서(430)로 구성된다.6 is a detailed block diagram of a mixer according to the present invention, in which data related to the amounts of “0” and “1” stored in the area counter are synthesized and transmitted by the mixer control signal output from the mixer controller. In the divider 420 and the divider 420 which divides the data outputted from the data parser 410 and the signal outputted from the data parser 410 into valid bits by a divider control signal Divider_Ctrl_Sig. It consists of a data mixer 430 that binds the data so that the variable length code data can be output in a desired unit size by the output signal.
상기와 같은 구성으로 기본적인 본 발명의 개요를 설명하면, RLC 입력신호를 CPU(Central Process Unit)나 DSP(Digital Signal Processor) 계열에서 사용하고 있는 명령 디코더 방식을 이용하여 RLC 데이타 자체를 가변길이부호를 생성하기 위한 명령어로 이용하는 것이다.When the outline of the present invention is described with the above-described configuration, the variable length code is used for the RLC data itself by using a command decoder method that uses the RLC input signal in a CPU (Central Process Unit) or DSP (Digital Signal Processor) series. It is used as a command to generate.
이하에 본 발명에 따른 가변길이 부호화장치의 작용을 설명한다.The operation of the variable length coding apparatus according to the present invention will be described below.
먼저, 입력되는 RLC 데이터를 상기 공유영역 디코더(2)에서 디코딩하여 '0'과 '1'로 분리하고, 상기 공유영역 지시기(4,6)에서 '0'또는 '1'에 대한 명령 신호를 생성하도록 하며, 상기 부호 카운터부(20)에서는 상기 공유역역 지시기(4,6)에서 출력되는 '0'과 '1'의 수를 카운터하여 '0'과 '1'에 대한 양의 정보를 각각 가지게 된다. 그리하면 상기 영역 카운터부(200)에서는 '0'과 '1'에 대한 양의 정보를 각각 받아 디코더(110)로 디코드하고, 각각의 양에 대한 값에 따라 '0'과 '1'의 데이터를 각각 생성하여 상기 레지스터(120)에 각각 일시 저장한다.First, the input RLC data is decoded by the shared area decoder 2 and separated into '0' and '1', and the command signals for '0' or '1' are shared by the shared area indicators 4 and 6. The code counter 20 counts the number of '0' and '1' outputted from the shared station indicators 4 and 6, respectively, and outputs positive information about '0' and '1', respectively. Have. Then, the area counter 200 receives the positive information about '0' and '1' and decodes them to the decoder 110, and the data of '0' and '1' according to the values of the respective amounts. Each of them is generated and temporarily stored in the register 120, respectively.
그러면 상기 믹서부(400)의 패서(310)는 상기 믹서제어부(300)에서 제공되는 패서제어신호(Passer_Ctrl_Sig)에 응답하여 각 레지스터에 저장된 '0'과 '1'의 데이터를 받아 두 신호를 하나로 합쳐주는 작용을 수행하고, 상기 디바이더(320)에서 사용자가 원하는 유효 비트로 데이터를 만들어주기 위해 상기 패서(310)를 통하여 생성된 신호를 유효한 묶음단위로 분할하여 상기 믹서(330)에 전달한다. 실제로 사용자가 최종의 출력값을 16비트 단위로 생성하기를 원한다고 하면, 이전에 생성된 가변길이 부호값의 크기는 각기 다르기 때문에 이것을 조절하여 하나의 16비트 단위의 묶음으로 만들어 주어야 한다. 이런 경우 이전에 상기 믹서(330)에서 15비트를 가지고 있다고 가정하고, 새로 생성된 가변길이코드가 6비트라고 하자. 16비트 폼을 원한다면 새로 생성된 코드에 있어서 유효한 5비트가 남게된다. 이 남아있는 5비트의 유효한 데이터는 16비트로 만들어진 데이터가 출력이 되고나면 새로이 믹서(330)의 상위번지 위치에 놓이게 된다. 즉 믹서(330)의 이전 데이터량을 체크하여 새로 유입되는 신호를 믹서(330)의 채워져야 하는 양(다시말해서 비워져있는, 더 채워져야할 양)에 맞게 분할하여 전달해야 하는 기능과 분할하고 남아있는 데이터를 잠시 가지고 있다가 믹서(330)로부터 데이터가 출력이 되면 다시 남아있는 데이터를 믹서(330)로 전달하는 과정을 수행한다. 그리고 믹서(330)는 단순히 앞단에서 생성된 신호를 상기 믹서제어부(300)에서 제공되는 제어신호에 의해 하나의 묶음으로 만들어주는 과정만을 수행하는 것이다.Then, the passer 310 of the mixer 400 receives the data of '0' and '1' stored in each register in response to the passer control signal Passer_Ctrl_Sig provided from the mixer controller 300 and combines the two signals into one. The divider 320 divides the signal generated by the parser 310 into a valid bundle unit and transmits the divided signal to the mixer 330 in order to generate data with a valid bit desired by the divider 320. In fact, if the user wants to generate the final output value in units of 16 bits, the variable length code value generated previously is different, so it must be adjusted to make a bundle of units of 16 bits. In this case, it is assumed that the mixer 330 has 15 bits, and the newly generated variable length code is 6 bits. If you want a 16-bit form, you have 5 valid bits left in the newly generated code. The remaining 5 bits of valid data are newly placed at the upper address of the mixer 330 after the data made of 16 bits is outputted. In other words, by checking the amount of previous data of the mixer 330, the new incoming signal is divided into the function that needs to be divided and delivered according to the amount of the mixer 330 to be filled (that is, empty and more filled). After having the data for a while and outputting the data from the mixer 330, the process of delivering the remaining data to the mixer 330 again. The mixer 330 simply performs a process of making the signal generated at the front end into a bundle by the control signal provided from the mixer controller 300.
여기에서 상기 데이터 믹서부(400)에 제공되는 제어신호는 상기 부호카운터부(20)에서 출력되는 '0'과 '1'의 양에 대한 정보를 이용하여 제어신호를 만드는데, 즉 상기 가산기(210)에서 '0'과 '1'의 양에 대한 정보를 가산하여 현재 생성될 가변길이부호의 길이에 대한정보를 담고 있는 디바이더 제어신호(Divider_Ctrl_ Sig)를 생성하는데, 디바이더 제어신호(Divider_Ctrl_Sig)는 상기 패서제어부(220)를 구동하기 위한 신호로도 이용되며, 패서제어부(220)는 상기 믹서부(400)의 패서(310)에 사용되어지는 제어신호를 만들어준다. 그리고 상기 디바이더 제어신호(Divider_Ctrl_ Sig)는 상기 믹서부(400)의 디바이더(320)에 이전의 정보와 비교하여 어느정도로 새로 입력된 정보를 분할할 것인가를 결정하는데 도움을 준다. 마찬가지로 상기 패서 제어부(220)에서 생성되는 제어신호는 생성되는 가변길이코드가 상기 패서(310)에서 어떻게 조합되어야 하는가에 대한 정보를 담고 있다. 즉 패서제어신호(Passer_Ctrl_ Sig)는 상기 패서(310)에서 각기 생성된 가변길이코드가 패서(310)의 어던 통로를 이용하여 하나의 신호로 묶여져야 하는가에 대한 정보제어신호인 것이다.In this case, the control signal provided to the data mixer 400 generates a control signal by using information on the amounts of '0' and '1' output from the code counter 20, that is, the adder 210. ) Generates a divider control signal Divider_Ctrl_Sig containing information about the length of the variable length code to be generated by adding information about the amounts of '0' and '1', and the divider control signal Divider_Ctrl_Sig is Also used as a signal for driving the passer control unit 220, the passer control unit 220 generates a control signal used for the passer 310 of the mixer 400. The divider control signal Divider_Ctrl_Sig may help to determine how much to divide the newly input information into the divider 320 of the mixer 400 in comparison with the previous information. Similarly, the control signal generated by the passer control unit 220 includes information on how the variable length code generated should be combined in the passer 310. That is, the passer control signal Passer_Ctrl_Sig is an information control signal for whether the variable length codes generated by the passer 310 should be bundled into one signal using any passage of the passer 310.
즉 상기와 같이 간단한 하드웨어 논리로 입력되는 런랭그쓰부호(RLC)를 가변길이부호로 생성할 수가 있는 것이다.That is, the run length code RLC input by simple hardware logic as described above can be generated as a variable length code.
상기와 같이 본 발명은 메모리를 사용하지 않고 간단한 하드웨어 논리로 가변길이부호를 생성함으로써 하드웨어의 크기를 줄일수가 있으며, 처리속도도 향상시킬수 있는 효과가 있다.As described above, the present invention can reduce the size of the hardware by generating a variable length code using simple hardware logic without using a memory, and has an effect of improving the processing speed.
Claims (6)
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|---|---|---|---|
| KR1019960051586A KR0181593B1 (en) | 1996-11-01 | 1996-11-01 | Variable length coder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960051586A KR0181593B1 (en) | 1996-11-01 | 1996-11-01 | Variable length coder |
Publications (2)
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|---|---|
| KR19980033811A KR19980033811A (en) | 1998-08-05 |
| KR0181593B1 true KR0181593B1 (en) | 1999-04-15 |
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Family Applications (1)
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Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102429150B1 (en) | 2021-12-14 | 2022-08-05 | 임한 | Turntable ratating assembly and Cup washing device including the same |
-
1996
- 1996-11-01 KR KR1019960051586A patent/KR0181593B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102429150B1 (en) | 2021-12-14 | 2022-08-05 | 임한 | Turntable ratating assembly and Cup washing device including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980033811A (en) | 1998-08-05 |
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