JP3108243B2 - Encoding and decoding device - Google Patents
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- JP3108243B2 JP3108243B2 JP05084695A JP8469593A JP3108243B2 JP 3108243 B2 JP3108243 B2 JP 3108243B2 JP 05084695 A JP05084695 A JP 05084695A JP 8469593 A JP8469593 A JP 8469593A JP 3108243 B2 JP3108243 B2 JP 3108243B2
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Description
【0001】[0001]
【産業上の利用分野】本発明は、デジタルデータの圧縮
及び伸長処理を行う符号化及び復号化化装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an encoding and decoding apparatus for compressing and expanding digital data.
【0002】[0002]
【従来の技術】ファクシミリ等のデジタルデータの伝送
においては、送信側でデジタルデータを所定の規則に従
って符号化し、得られた符号語を受信側に送出してい
る。受信側では、送られてくる符号語を符号化処理の場
合とは逆の手順で復号化し、はじめのデジタルデータを
再生するようにしている。これにより、伝送される情報
量が大幅に削減され、伝送時間の短縮化が図られてい
る。2. Description of the Related Art In transmission of digital data such as facsimile data, digital data is encoded on a transmission side in accordance with a predetermined rule, and an obtained code word is transmitted to a reception side. On the receiving side, the transmitted codeword is decoded in a procedure reverse to that of the encoding process, and the first digital data is reproduced. As a result, the amount of information to be transmitted is greatly reduced, and the transmission time is shortened.
【0003】図3は、ファクシミリにおける画像データ
(デジタルデータ)の符号化及び復号化装置のブロック
図である。制御回路1は、ROM2から供給される動作
プログラムに従い、演算回路3の演算処理を実行させ、
さらに演算回路3へのデジタルデータ及び符号語の入出
力を制御する。この制御回路1には、画像読み取り部及
び再生部等の内部回路が接続され、画像読み取り部から
デジタルデータが入力されると共に、画像再生部へデジ
タルデータが出力される。データバッファ4は、符号語
を一定のビット数だけ蓄積し、制御回路1から取り込ん
だ符号語をモデムを通じて伝送ラインへ送出すると共
に、伝送ラインから一定のビット単位で取り込んだ符号
語を制御回路1に供給する。FIG. 3 is a block diagram of an apparatus for encoding and decoding image data (digital data) in a facsimile. The control circuit 1 causes the arithmetic circuit 3 to execute arithmetic processing according to the operation program supplied from the ROM 2,
Further, it controls the input and output of digital data and codewords to and from the arithmetic circuit 3. The control circuit 1 is connected with internal circuits such as an image reading unit and a reproducing unit, and receives digital data from the image reading unit and outputs digital data to the image reproducing unit. The data buffer 4 accumulates the code word by a fixed number of bits, sends the code word fetched from the control circuit 1 to the transmission line through the modem, and stores the code word fetched in a fixed bit unit from the transmission line into the control circuit 1. To supply.
【0004】画像読み取り部から入力されるデジタルデ
ータは、原稿を走査して読み取った走査線毎の白及び黒
の情報が0及び1のデータと対応付けられており、各走
査線の情報がそれぞれのデータの配列で表されている。
走査線上の白情報及び黒情報の連続長は、同一のデータ
が連続するビット数(ランレングス)と対応し、そのラ
ンレングスが演算回路3での演算処理によってターミネ
ーティング符号またはメイクアップ符号と証される符号
語に変換される。ターミネーティング符号は、ランレン
グスが0ビットから63ビットまでの1ビット毎に設定
され、白データに対して最大8ビット、黒データに対し
て最大12ビットが付されている。メイクアップ符号
は、64ビットおきに設定され、ランレングスが64ビ
ット以上のデータに対してターミネーティング符号が組
み合わされて付加される。このメイクアップ符号は、白
データに対して最大9ビット、黒データに対して最大1
3ビットが付される。従って、ランレングスが64ビッ
ト未満のデータの場合、12ビット以内の符号語に符号
化され、ランレングスが64ビット以上でも25ビット
以内の符号語に符号化されることとなる。In digital data input from an image reading unit, white and black information for each scanning line read by scanning a document is associated with data of 0 and 1, and the information of each scanning line is Is represented by an array of data.
The continuous length of the white information and black information on the scanning line corresponds to the number of consecutive bits of the same data (run length), and the run length is proved to be a terminating code or a makeup code by the arithmetic processing in the arithmetic circuit 3. Is converted to a code word. In the terminating code, a run length is set for each bit from 0 to 63 bits, and a maximum of 8 bits is assigned to white data and a maximum of 12 bits is assigned to black data. The makeup code is set every 64 bits, and a terminating code is added to data having a run length of 64 bits or more in combination. This makeup code has a maximum of 9 bits for white data and a maximum of 1 bit for black data.
Three bits are added. Therefore, if the run length is less than 64 bits, the data is encoded into a code word of 12 bits or less, and even if the run length is 64 bits or more, it is encoded into a code word of 25 bits or less.
【0005】一方、伝送ラインからデータバッファ4に
取り込まれて演算回路3に入力される符号語(ターミネ
ーティング符号及びメイクアップ符号)は、1符号語単
位で演算処理され、その符号語が表すランレングスを有
する白データあるいは黒データに復号化される。従っ
て、0または1が所定のビット数だけ続く白データ及び
黒データが連続的に得られ、これらのデータが制御回路
1から画像再生部に出力される。On the other hand, codewords (terminating code and makeup code) which are taken into the data buffer 4 from the transmission line and input to the arithmetic circuit 3 are processed in units of one codeword, and run codes represented by the codewords are processed. The data is decoded into white data or black data having a length. Accordingly, white data and black data in which 0 or 1 continues for a predetermined number of bits are continuously obtained, and these data are output from the control circuit 1 to the image reproducing unit.
【0006】図4は、符号化処理の際のデータバッファ
4の動作を説明する図で、図5は、復号化処理の際のデ
ータバッファ4の動作を説明する図である。データバッ
ファ4については、最も長い符号語の記憶が可能なビッ
ト数(例えば13ビット)に構成されるが、ここでは、
簡略化のために符号語を最大8ビットと仮定した8ビッ
ト構成で説明する。FIG. 4 is a diagram for explaining the operation of the data buffer 4 during the encoding process, and FIG. 5 is a diagram for explaining the operation of the data buffer 4 during the decoding process. The data buffer 4 is configured to have the number of bits capable of storing the longest code word (for example, 13 bits).
For the sake of simplicity, the description will be made with an 8-bit configuration assuming that the code word is a maximum of 8 bits.
【0007】第1に、演算回路3の符号化処理によって
得られる4ビット、6ビット及び3ビットの符号語を順
次送出する場合を説明する。ステップ1で、データバッ
ファ4の全ビットが空いている状態のときに4ビットd
1〜d4の符号語が制御回路1から出力されると、デー
タバッファ4の第1ビットから第4ビットへ取り込まれ
る。ステップ2で、6ビットd5〜d10の符号語が出
力されると、一旦データバッファ4の第5ビットから第
8ビットへ4ビットd5〜d8が取り込まれ、データバ
ッファ4内の8ビットd1〜d8が伝送ラインに送出さ
れて全ビットが空いた状態となった後に、残りの2ビッ
トd9、d10がデータバッファ4の第1ビット及び第
2ビットへ取り込まれる。ここで、データバッファ4
は、全ビットに符号を取り込むと、その符号を8ビット
単位で伝送ラインに送出するように構成されており、ス
テップ2で4ビットd5〜d8の取り込みを完了して全
ビットが満たされると、8ビットd1〜d8の符号を送
出して全ビットを空いた状態にする。従って、取り込み
きれなかった2ビットd9、d10を第1ビット及び第
2ビットへ取り込むことができる。そして、ステップ3
で3ビットd11〜d13の符号語が出力されると、デ
ータバッファ4が3ビット以上空いていることから、第
3ビットから第5ビットへ取り込まれる。以上のよう
に、入力される符号語のビット数がデータバッファ4の
空きビットの数より小さければ、符号語はそのまま空き
ビットへ取り込まれ、符号語のビット数の方が大きいけ
れば、まず空きビット分だけが取り込まれ、データバッ
ファ4の符号語が送出されて全ビットが空いた状態とな
った後に、残された符号語がデータバッファ4の第1ビ
ットから順に取り込まれる。First, a case will be described in which 4-bit, 6-bit, and 3-bit code words obtained by the encoding process of the arithmetic circuit 3 are sequentially transmitted. In step 1, when all bits of the data buffer 4 are empty, 4 bits d
When the code words 1 to d4 are output from the control circuit 1, they are taken into the first to fourth bits of the data buffer 4. In step 2, when the 6-bit code words d5 to d10 are output, the 4 bits d5 to d8 are fetched from the fifth bit to the eighth bit of the data buffer 4, and the 8 bits d1 to d8 in the data buffer 4 are read. Is transmitted to the transmission line so that all bits are empty, and the remaining two bits d9 and d10 are taken into the first and second bits of the data buffer 4. Here, the data buffer 4
Is configured so that when a code is taken in all bits, the code is sent out to the transmission line in units of 8 bits. The code of 8 bits d1 to d8 is transmitted to make all bits empty. Therefore, the two bits d9 and d10 that could not be captured can be captured in the first bit and the second bit. And step 3
When the 3-bit code words d11 to d13 are output, the data buffer 4 is fetched from the third bit to the fifth bit because the data buffer 4 is not less than three bits. As described above, if the number of bits of the input codeword is smaller than the number of empty bits in the data buffer 4, the codeword is directly taken into the empty bits, and if the number of bits of the codeword is larger, the empty After only the bits are fetched and the codewords of the data buffer 4 are sent out and all bits are empty, the remaining codewords are fetched in order from the first bit of the data buffer 4.
【0008】第2に、伝送ラインから送られてくる符号
を8ビット単位で取り込み、4ビット、6ビット及び3
ビットの符号語を順次取り出す場合を説明する。始め
に、データバッファ4に8ビットD1〜D8の符号語が
取り込まれ、ステップ1では、その内の4ビットD1〜
D4が第1の符号語として取り出されて制御回路1に供
給される。ところで、各符号語のビット数については、
演算回路3での演算処理の際に判定され、この判定に基
づいてデータバッファ4からの符号語の取り出しが実行
される。ステップ2では、データバッファ4に残された
4ビットD5〜D8がまず取り出され、データバッファ
4の全ビットが空いた状態となる。データバッファ4に
ついては、全てのビットの符号が取り出された後に、新
たに符号を取り込むように構成され、残された4ビット
D5〜D8が取り出されると、次の8ビットD9〜D1
6の符号が、新たに伝送ラインよりデータバッファ4に
取り込まれる。そこで、新たに取り込まれた8ビットD
9〜D16の符号の内の2ビットD9、D10が取り出
され、先に取り出された4ビットD5〜D8と合わせた
6ビットD5〜D10が第2の符号語として制御回路1
に供給される。そして、ステップ3でデータバッファ4
に残された6ビットの符号の内、3ビットD11〜D1
3が第3の符号語として取り出される。以上のように、
取り出す符号語のビット数がデータバッファ4に残され
た符号のビット数より小さければ、データバッファ4内
の符号がそのまま取り出され、取り出す符号語のビット
数が大きければ、まずデータバッファ4に残された符号
を取り出し、その後に、新たに取り込んだ符号の一部を
合わせて符号語を得るようにしている。Second, the code sent from the transmission line is taken in units of 8 bits, and 4 bits, 6 bits and 3 bits are taken.
A case where bit code words are sequentially extracted will be described. First, the code words of 8 bits D1 to D8 are fetched into the data buffer 4, and in step 1, 4 bits D1 to
D4 is taken out as the first code word and supplied to the control circuit 1. By the way, regarding the number of bits of each codeword,
The determination is made at the time of the arithmetic processing in the arithmetic circuit 3, and the codeword is extracted from the data buffer 4 based on the determination. In step 2, the four bits D5 to D8 remaining in the data buffer 4 are first extracted, and all the bits of the data buffer 4 become empty. The data buffer 4 is configured to take in a new code after the codes of all the bits are taken out. When the remaining 4 bits D5 to D8 are taken out, the next 8 bits D9 to D1 are taken out.
The code 6 is newly taken into the data buffer 4 from the transmission line. Therefore, the newly captured 8-bit D
Two bits D9 and D10 of the codes 9 to D16 are extracted, and 6 bits D5 to D10 combined with the previously extracted 4 bits D5 to D8 are used as the second code word in the control circuit 1.
Supplied to Then, in step 3, the data buffer 4
3 bits D11 to D1 of the 6-bit code left in
3 is taken out as the third codeword. As mentioned above,
If the number of bits of the code word to be extracted is smaller than the number of bits of the code remaining in the data buffer 4, the code in the data buffer 4 is extracted as it is. If the number of bits of the extracted code word is large, the code word is first left in the data buffer 4. Then, a code word is obtained by combining some of the newly fetched codes.
【0009】[0009]
【発明が解決しようとする課題】以上の符号化及び復号
化装置では、各ステップ終了後でもデータバッファ4に
符号語が残されている場合があり、少なくとも走査線単
位で連続動作させることが必要となる。その場合、同一
装置において符号化と復号化との同時処理ができず、例
えばファクシミリにおいて、画像情報の受信中に送信原
稿を読み取らせるといった動作は不可能となる。In the coding and decoding apparatus described above, a codeword may remain in the data buffer 4 even after each step, and it is necessary to continuously operate at least in units of scanning lines. Becomes In this case, simultaneous processing of encoding and decoding cannot be performed in the same apparatus, and for example, in a facsimile, an operation of reading a transmission original while image information is being received cannot be performed.
【0010】そこで本発明は、符号化及び復号化の同時
処理を可能とする符号化及び復号化装置の提供を目的と
する。Accordingly, an object of the present invention is to provide an encoding and decoding apparatus which enables simultaneous processing of encoding and decoding.
【0011】[0011]
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、連続するデジタルデータを符号化処理してデータ内
容に対応するビット数の符号語を得ると共に、符号語を
一単位毎に順次復号化処理して連続するデジタルデータ
を得る演算回路と、符号化された符号語を上記演算回路
から順次取り込み、一定のビット数毎に出力する第1の
バッファと、外部回路から連続して入力される符号を順
次取り込んで一定のビット数だけ蓄積し、1符号語単位
で上記演算回路に供給する第2のバッファと、上記演算
回路の演算処理動作に合わせ、上記符号語のビット数を
判定して上記第1及び第2のバッファの符号語の入出力
を制御する制御回路と、を備えたことにある。DISCLOSURE OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and the feature of the present invention is to encode continuous digital data into bits corresponding to data contents. An arithmetic circuit that obtains a number of codewords and sequentially decodes the codewords in units of one unit to obtain continuous digital data; And a second buffer for sequentially receiving codes sequentially input from an external circuit, accumulating a predetermined number of bits, and supplying the same to the arithmetic circuit in units of codewords. A control circuit for determining the number of bits of the code word and controlling the input and output of the code word of the first and second buffers in accordance with the arithmetic processing operation of the circuit.
【0012】[0012]
【作用】本発明によれば、符号化処理用の第1のバッフ
ァと復号化処理用の第2のバッファとを設けたことによ
り、一方のバッファに符号語を残した状態でも他方のバ
ッファに取り込まれる符号語について演算回路が符号化
及び復号化処理を実行することができる。従って、同一
の装置を用いながら符号化及び復号化の同時処理が可能
となる。According to the present invention, by providing the first buffer for the encoding process and the second buffer for the decoding process, even if the codeword is left in one buffer, it is stored in the other buffer. The arithmetic circuit can execute encoding and decoding processing on the codeword to be taken. Therefore, simultaneous encoding and decoding can be performed using the same device.
【0013】[0013]
【実施例】図1は、本発明の符号化及び復号化装置のブ
ロック図である。制御回路10は、ROM11に記憶さ
れた動作プログラムを受け、その指示に従って演算回路
12の演算処理を実行させると共に、符号語及び画像デ
ータ(デジタルデータ)の入出力を制御する。演算回路
12は、図3に示される演算回路3と同様に、デジタル
データからターミネーティング符号とメイクアップ符号
とを得る符号化及び、それらの符号語からデジタルデー
タを得る復号化のための演算処理を行う。制御回路10
には、符号化用のデータバッファ13と復号化用のデー
タバッファ14とが並列に接続されており、符号化処理
の際に制御回路10からデータバッファ13に符号語を
取り込み、復号化の際に伝送ラインからデータバッファ
14に符号語を取り込むように構成される。また、符号
語のビット数を示すデータを記憶するレジスタ15、1
6が、各データバッファ13、14に対応するようにし
て制御回路10に接続され、これらのレジスタ15、1
6に記憶されるデータに従い、データバッファ13から
伝送ラインへの符号語の送出及びデータバッファ14か
ら制御回路10への符号語の取り込みが制御される。FIG. 1 is a block diagram of an encoding and decoding apparatus according to the present invention. The control circuit 10 receives the operation program stored in the ROM 11, causes the arithmetic circuit 12 to execute the arithmetic processing according to the instruction, and controls the input / output of the code word and the image data (digital data). Like the arithmetic circuit 3 shown in FIG. 3, the arithmetic circuit 12 performs an arithmetic process for encoding a terminating code and a makeup code from digital data and an arithmetic process for decoding to acquire digital data from those codewords. I do. Control circuit 10
Is connected in parallel with a data buffer 13 for encoding and a data buffer 14 for decoding, and fetches a code word from the control circuit 10 into the data buffer 13 at the time of encoding processing and at the time of decoding. The codeword is configured to be taken into the data buffer 14 from the transmission line. Registers 15 and 1 for storing data indicating the number of bits of the code word.
6 are connected to the control circuit 10 so as to correspond to the data buffers 13 and 14, respectively.
The transmission of the codeword from the data buffer 13 to the transmission line and the capture of the codeword from the data buffer 14 to the control circuit 10 are controlled in accordance with the data stored in the data buffer 6.
【0014】この符号化及び復号化装置において、符号
化あるいは復号化の一方の処理のみを行うときには、符
号化処理用のデータバッファ13あるいは復号化処理用
のデータバッファ14の一方だけが動作する。即ち、符
号化処理の際には、符号化処理用のデータバッファ13
が図4に示すステップと同一動作を成し、復号化処理の
際には、復号化処理用のデータバッファ14が図5に示
すステップと同一動作を成す。従って、符号化及び復号
化のそれぞれの処理で、制御回路10及び演算回路12
は、従来の演算回路1と同様の演算を繰り返すことにな
る。In this encoding and decoding apparatus, when only one of the encoding and decoding processes is performed, only one of the encoding data buffer 13 and the decoding data buffer 14 operates. That is, during the encoding process, the data buffer 13 for the encoding process is used.
Perform the same operation as the step shown in FIG. 4, and during the decoding process, the data buffer 14 for the decoding process performs the same operation as the step shown in FIG. Therefore, in each of the encoding and decoding processes, the control circuit 10 and the arithmetic circuit 12
Will repeat the same operation as that of the conventional operation circuit 1.
【0015】図2は、符号化処理と復号化処理とを同時
に行う際の各データバッファ13、14の動作を説明す
る図である。ここでは、伝送ラインから送られてくる符
号語を取り込んで4ビット及び6ビットの符号語を順次
取り出すと同時に、符号化処理により得られる3ビット
及び7ビットの符号語を伝送ラインに送出する場合を説
明する。なお、各データバッファ13、14は、8ビッ
ト構成とする。FIG. 2 is a diagram for explaining the operation of the data buffers 13 and 14 when the encoding process and the decoding process are performed simultaneously. Here, the case where the codeword sent from the transmission line is taken in and the 4-bit and 6-bit codewords are sequentially taken out, and simultaneously the 3-bit and 7-bit codeword obtained by the encoding process are sent out to the transmission line Will be described. Each of the data buffers 13 and 14 has an 8-bit configuration.
【0016】始めに、伝送ラインからデータバッファ1
4に8ビットD1〜D8の符号が取り込まれ、ステップ
1で、その内の4ビットD1〜D4が第1の符号語とし
て取り出されて制御回路10に供給される。このとき制
御回路10は、データバッファ14に取り込まれた8ビ
ットD1〜D8の内の何ビットが第1の符号語を構成す
るかを判定し、そのビット数をレジこタ16に与える。
これによりデータバッファ14は、そのビット数(ステ
ップ1では4ビット)の符号語を制御回路10に与えた
時点で出力を停止する。ステップ2で、演算回路12で
の演算処理により3ビットd1〜d3の符号語を得る
と、その符号語がデータバッファ13の第1ビットから
第3ビットへ取り込まれる。ここでレジスタ15には、
演算回路12の演算処理で得られた符号語のビット数を
示すデータが制御回路10から入力され、データバッフ
ァ13の何処のビットに符号語を取り込めば良いかが指
示される。ステップ3で、データバッファ14に残され
た4ビットD5〜D8が取り出されてデータバッファ1
4の全ビットが空いた状態となると、制御回路10から
送信側に、符号の送信を許可するイネーブル信号が送ら
れ、次の8ビットD9〜D16の符号が新たに伝送ライ
ンよりデータバッファ14に取り込まれる。そして、新
たにデータバッファ13に取り込まれた8ビットD9〜
D16の符号から2ビットD9、D10が取り出され、
先に取り出された4ビットD5〜D8と合わせた6ビッ
トD5〜D10が第2の符号語として制御回路10に供
給される。ステップ4で、演算回路12から7ビットd
4〜d10の符号語が出力されると、まず空いた状態に
あるデータバッファ13の第4ビットから第8ビットへ
5ビットd4〜d8が取り込まれる。この5ビットd4
〜d8を取り込んでデータバッファ13の全ビットが満
たされると、データバッファ13は、取り込んだ符号を
伝送ラインに送出して全ビットを空いた状態とする。そ
して、残された2ビットd9、d10がデータバッファ
13の第1ビット及び第2ビットに取り込まれる。この
2ビットd9、d10は、後のステップでデータバッフ
ァ13の残りの第3ビットから第8ビットが満たされた
とき、その符号と共に伝送ラインへ送出されることにな
る。First, the data buffer 1 is transmitted from the transmission line.
4, the code of 8 bits D1 to D8 is taken in, and in step 1, the 4 bits D1 to D4 are taken out as the first code word and supplied to the control circuit 10. At this time, the control circuit 10 determines how many bits of the eight bits D1 to D8 taken into the data buffer 14 constitute the first codeword, and gives the number of bits to the register 16.
Thereby, the data buffer 14 stops outputting when the code word of the bit number (4 bits in step 1) is given to the control circuit 10. In step 2, when the code words of three bits d 1 to d 3 are obtained by the arithmetic processing in the arithmetic circuit 12, the code words are fetched from the first bit to the third bit of the data buffer 13. Here, the register 15 contains
Data indicating the number of bits of the codeword obtained by the arithmetic processing of the arithmetic circuit 12 is input from the control circuit 10 and indicates in which bit of the data buffer 13 the codeword should be taken. In step 3, the four bits D5 to D8 remaining in the data buffer 14 are taken out and the data buffer 1
When all four bits become empty, the control circuit 10 sends an enable signal for permitting code transmission to the transmission side, and the next eight bits D9 to D16 are newly transmitted to the data buffer 14 from the transmission line. It is captured. Then, the 8-bit data D9 to D9
Two bits D9 and D10 are extracted from the code of D16,
The 6 bits D5 to D10 combined with the previously extracted 4 bits D5 to D8 are supplied to the control circuit 10 as a second codeword. In step 4, 7 bits d from the arithmetic circuit 12
When code words 4 to d10 are output, first, 5 bits d4 to d8 are fetched from the fourth bit to the eighth bit of the empty data buffer 13. This 5 bits d4
When all the bits of the data buffer 13 are filled by taking in ~ d8, the data buffer 13 sends out the taken code to the transmission line to make all bits empty. Then, the remaining two bits d9 and d10 are taken into the first and second bits of the data buffer 13. When the remaining third to eighth bits of the data buffer 13 are filled in a later step, the two bits d9 and d10 are transmitted to the transmission line together with the code.
【0017】以上のように、各ステップ毎に符号化処理
と復号化処理とが交互に実行されることになり、符号化
処理では、データバッファ13の空きビットに制御回路
10から出力される符号語が順次取り込まれ、複合化処
理では、伝送ラインからデータバッファ14に取り込ま
れた符号が1符号単位で順次取り出されて制御回路10
に入力される。これらの処理において、データバッファ
13への符号語の取り込み位置及びデータバッファ14
からの符号語の取り出し位置を示すデータは、各データ
バッファ13、14に対応して設けられるレジスタ1
5、16にそれぞれ記憶される。このため、次のステッ
プで異なる処理が成されたとしても、2ステップの後に
は、各レジスタ15、16のデータに従ってデータバッ
ファ13への符号語の取り込み及びデータバッファ14
からの符号語の取り出しを正確に実行できる。As described above, the encoding process and the decoding process are performed alternately at each step. In the encoding process, the code output from the control circuit 10 is stored in an empty bit of the data buffer 13. Words are sequentially fetched, and in the compounding process, the codes fetched from the transmission line into the data buffer 14 are sequentially fetched in code units, and the control circuit 10
Is input to In these processes, the position where the codeword is fetched into the data buffer 13 and the data buffer 14
The data indicating the extraction position of the code word from the data buffer 13 is provided in a register 1 provided for each of the data buffers 13 and 14.
5 and 16 respectively. Therefore, even if different processing is performed in the next step, after two steps, the codeword is fetched into the data buffer 13 according to the data in the registers 15 and 16 and the data buffer 14 is read.
The extraction of the codeword from the code can be performed accurately.
【0018】[0018]
【発明の効果】本発明によれば、符号化処理用のデータ
バッファと復号化処理用のデータバッファとを別に設け
たことにより、符号化処理と復号化処理とが各ステップ
で交互に実行される。このため、単一の演算回路を用い
ながら、デジタルデータから符号語への符号化と符号語
からデジタルデータへの復号化とを同時に処理すること
ができるようになる。According to the present invention, since the data buffer for the encoding process and the data buffer for the decoding process are separately provided, the encoding process and the decoding process are executed alternately in each step. You. For this reason, it is possible to simultaneously process the encoding from the digital data to the code word and the decoding from the code word to the digital data, while using a single arithmetic circuit.
【図1】本発明の符号化及び復号化装置の構成を示すブ
ロック図である。FIG. 1 is a block diagram illustrating a configuration of an encoding and decoding device according to the present invention.
【図2】符号化及び復号化同時処理の際のデータバッフ
ァの動作を説明する図である。FIG. 2 is a diagram illustrating an operation of a data buffer during simultaneous encoding and decoding processing.
【図3】従来の符号化及び復号化装置の構成を示すブロ
ック図である。FIG. 3 is a block diagram illustrating a configuration of a conventional encoding and decoding device.
【図4】符号化処理の際のデータバッファの動作を説明
する図である。FIG. 4 is a diagram illustrating an operation of a data buffer during encoding processing.
【図5】復号化処理の際のデータバッファの動作を説明
する図である。FIG. 5 is a diagram for explaining the operation of a data buffer during decoding processing.
1、10 制御回路 2、11 ROM 3、12 演算回路 4、13、14 データバッファ 15、16 レジスタ 1, 10 control circuit 2, 11 ROM 3, 12 arithmetic circuit 4, 13, 14 data buffer 15, 16 register
Claims (2)
てデータ内容に対応するビット数の符号語を得ると共
に、符号語を一単位毎に順次復号化処理して連続するデ
ジタルデータを得る演算回路と、符号化された符号語を
上記演算回路から順次取り込み、一定のビット数毎に出
力する第1のバッファと、外部回路から連続して入力さ
れる符号を順次取り込んで一定のビット数だけ蓄積し、
1符号語単位で上記演算回路に供給する第2のバッファ
と、上記演算回路の演算処理動作に合わせ、上記符号語
のビット数を判定して上記第1及び第2のバッファの符
号語の入出力を制御する制御回路と、を備えたことを特
徴とする符号化及び復号化装置。An arithmetic circuit for encoding continuous digital data to obtain a code word having the number of bits corresponding to the data content and sequentially decoding the code words for each unit to obtain continuous digital data. And a first buffer for sequentially taking in coded code words from the arithmetic circuit and outputting the same for each fixed number of bits, and sequentially taking in codes inputted continuously from an external circuit and storing the same for a certain number of bits And
A second buffer that supplies the arithmetic circuit in units of one codeword, and the number of bits of the codeword is determined in accordance with the arithmetic processing operation of the arithmetic circuit to input the codewords of the first and second buffers. An encoding and decoding device, comprising: a control circuit for controlling an output.
符号語からデジタルデータへの復号化を1ステップずつ
交互に実行することを特徴とする請求項1記載の符号化
及び復号化装置。2. The encoding and decoding apparatus according to claim 1, wherein the encoding from the digital data to the code word and the decoding from the code word to the digital data are alternately performed step by step.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05084695A JP3108243B2 (en) | 1993-04-12 | 1993-04-12 | Encoding and decoding device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05084695A JP3108243B2 (en) | 1993-04-12 | 1993-04-12 | Encoding and decoding device |
Publications (2)
Publication Number | Publication Date |
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JPH06303146A JPH06303146A (en) | 1994-10-28 |
JP3108243B2 true JP3108243B2 (en) | 2000-11-13 |
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ID=13837808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05084695A Expired - Fee Related JP3108243B2 (en) | 1993-04-12 | 1993-04-12 | Encoding and decoding device |
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JP (1) | JP3108243B2 (en) |
-
1993
- 1993-04-12 JP JP05084695A patent/JP3108243B2/en not_active Expired - Fee Related
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Publication number | Publication date |
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JPH06303146A (en) | 1994-10-28 |
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