KR0180018B1 - 반도체 기판에 형성된 절연체를 평탄화시키는 방법 및 장치 - Google Patents

반도체 기판에 형성된 절연체를 평탄화시키는 방법 및 장치 Download PDF

Info

Publication number
KR0180018B1
KR0180018B1 KR1019900016980A KR900016980A KR0180018B1 KR 0180018 B1 KR0180018 B1 KR 0180018B1 KR 1019900016980 A KR1019900016980 A KR 1019900016980A KR 900016980 A KR900016980 A KR 900016980A KR 0180018 B1 KR0180018 B1 KR 0180018B1
Authority
KR
South Korea
Prior art keywords
abrasive
substrate
insulator
cooling
inner layer
Prior art date
Application number
KR1019900016980A
Other languages
English (en)
Other versions
KR910017562A (ko
Inventor
세이이찌 모리모또
Original Assignee
에프. 토마스 던랩 쥬니어
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에프. 토마스 던랩 쥬니어, 인텔 코오퍼레이션 filed Critical 에프. 토마스 던랩 쥬니어
Publication of KR910017562A publication Critical patent/KR910017562A/ko
Application granted granted Critical
Publication of KR0180018B1 publication Critical patent/KR0180018B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/10—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for single side lapping
    • B24B37/105—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for single side lapping the workpieces or work carriers being actively moved by a drive, e.g. in a combined rotary and translatory movement
    • B24B37/107—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for single side lapping the workpieces or work carriers being actively moved by a drive, e.g. in a combined rotary and translatory movement in a rotary movement only, about an axis being stationary during lapping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B49/00—Measuring or gauging equipment for controlling the feed movement of the grinding tool or work; Arrangements of indicating or measuring equipment, e.g. for indicating the start of the grinding operation
    • B24B49/14—Measuring or gauging equipment for controlling the feed movement of the grinding tool or work; Arrangements of indicating or measuring equipment, e.g. for indicating the start of the grinding operation taking regard of the temperature during grinding
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B55/00—Safety devices for grinding or polishing machines; Accessories fitted to grinding or polishing machines for keeping tools or parts of the machine in good working condition
    • B24B55/02—Equipment for cooling the grinding surfaces, e.g. devices for feeding coolant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/017—Clean surfaces
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/959—Mechanical polishing of wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 기판위에 부착된 절연체의 표면을 평탄화시키는 개선된 방법에 관한 것이다. 기판은 연마제가 덮힌 테이블에 뒤집어서 압착된다. 이러한 방법으로, 절연내층의 상단면은 연마제에 접촉된다. 테이블에 대하여 웨이퍼의 회전운동은 연마제에 의해 절연 내층의 돌출된 부분을 제거시키는데 용이하게 한다. 평탄화 이후의 단계 높이 변화는 연마과정동안 테이블과 연마제를 동시에 냉각시켜 최소화된다. 약 10℃로 테이블과 연마제를 유지시켜서, 단계 높이 변화가 종래의 기술에서 통상 실현되는 두가지 이상의 요소에 의해 감소된다.

Description

반도체 기판에 형성된 절연체를 평탄화시키는 방법 및 장치
제1도는 종래 기술 연마법에 따라 평탄화시킨 기판의 횡단면도.
제2도는 본 발명의 바람직한 실시예에 따라 사용된 연마 장치도.
제3도는 절연내층을 퇴적시킨 반도체 기판의 횡단면도.
제4도는 본 발명의 방법에 따라 평탄화시킨 제3도 기판의 횡단면도.
제5도는 본 발명의 바람직한 실시예에 따라 평탄화된 절연층에 대한 단계 높이비(SHR) 및 연마율 대 온도 도표.
제6도는 평탄화 과정에서 캐리어와 테이블의 연관 동작을 나타낸 제2도의 장치의 평면도.
본 발명은 반도체 공정 분야에 관한 것인데, 특히 반도체 기판위에 형성된 절연층을 평탄화하는 연마 방법에 관한 것이다. 오늘날 제조된 모든 집적회로(IC)는 반도체 기판에 제조된 다양한 장치를 함께 연결하는 금속 내부 접속의 정교한 시스템에 의존한다.
이러한 금속 내부 접속을 형성하는 기술은 매우 정교하며 잘 알려져 있다. 대개, 알루미늄이나 그밖의 다른 금속이 부착되어 기판의 표면을 따라 내부 접속선을 형성한다. 대부분의 공정에서, 절연층은 상기 제1금속(금속 1) 층위에 부착된다. 관통 개구는 절연층을 통하여 에칭되고 제2금속층이 부착된다. 제2금속(금속 2)층이 절연층을 덮고 금속 1층까지 관통개구를 채운다.
물론, 절연층의 목적은 금속 1과 금속 2 내부 접속사이에 절연체로서 작용하는 것이다. 많은 IC에서, 절연 내층은 이산화규소의 화학기상법(CVD)로서 이루어진다. 이산화규소층은 통상 거의 1미크론의 두께로 형성된다. 제1금속층도 또한 거의 1미크론의 두께로 형성된다. 상기 이산화규소층은 이산화규소층의 상단이 높이와 넓이에서 제1금속층에 대응하는 일련의 비평탄 단계로 특징되도록 제1금속 내부 접속을 덮는다. 절연 내층 상단의 상기 단계 높이 변화는 여러 가지의 바람직하지 않는 형상을 갖는다.
첫째, 비평탄 절연층의 표면은 후속의 포토리소그래피 처리단계의 광학 해상도를 방해한다. 즉, 고해상도로 프린트하는 것을 매우 어렵게 한다.
두 번째 문제는 절연 내층위의 제2금속층 단계 포장을 포함한다. 만약 단계 높이가 너무 크다면 제2금속층에 개방회로가 형성될 수 있는 심각한 위험이 있게 된다. 상기 문제들을 극복하기 위해서, 절연내층의 상단을 더욱 평탄화시키려는 다양한 기술이 개발되고 있다. 하나의 방법으로 절연체의 상단을 따라 돌출된 부분을 제거하는 연마술이 쓰인다. 이 방법에 따라서, 실리콘 기판을 연마제로 코팅된 테이블에 압착한다. 웨이퍼와 테이블은 돌출부분을 제거하기 위해 연마 방식에 따라서 서로에 대하여 회전된다. 상기 연마 과정은 절연체의 상단이 거의 평탄화될 때까지 계속된다. 어떤 과정에서는, 연마가 상승된 온도(즉, 실온이나 주변온도보다 높은 온도)에서 실행된다. 연마 과정이 절연체 표면의 전면 평탄도를 향상시키는 반면, 어떤 결함도 생긴다. 평탄화된 절연상면이 완벽하게 구현되는 대신, 주어진 영역에서 이루어지는 연마량은 제1금속의 토폴로지(topology)에 의해 크게 좌우된다. 좁은 내부 접속선(10미크론 정도)이 넓은 영역(1-10mm 정도)과 만나는 영역에서, 절연 내층은 금속선 폭(즉, 1-10mm)이 상당히 넓은 영역과 비교해서 극적으로 얇게 될 수 있다. 예컨대, 절연층이 얇아지면 제1금속선이 드러날 수 있다. 빈번하게 두께 변화 문제는 바이어 에칭(via etching) 및 바이어 필링(via filling)(즉, 금속 2에서)을 더 어렵게 만드는 바이어 깊이 차이(via depth differen tial)를 초래한다. 토폴로지에 의해 좌우되는 절연 두께를 가지면 또한 회로 설계 및 시뮬레이션 효과가 방해된다. 설명되는 바와 같이, 본 발명은 반도체 기판위에 형성된 절연층의 편평도를 개선시키려는 연마 과정을 제공한다. 반도체 공정에서 절연층의 표면을 평탄화시키는 개선된 방법이 기술된다. 본 발명의 한가지 실시예에서, 절연층은 반도체 기판이 연마제를 입힌 테이블에 압착되는 첫 번째 시도에 의해서 평탄화된다. 기판은 절연내층의 표면이 연마제와 밀접하게 접촉되도록 테이블에 압착된다. 테이블에 대한 기판의 회전운동은 연마제로 절연내층의 돌출 부분을 제거시키는데 사용된다. 평탄화후의 특성높이변화는 연마과정동안에 테이블 및 연마제를 동시에 냉각시켜서 최소화시킨다. 실제로 실온이하의 온도 범위로 테이블을 유지시킴으로써, 단계 높이 변화는 통상 종래의 기술 방법에 의해 실현되는 2가지 이상의 요소에 의해 감소시킬 수 있다. 또다른 실시예에서는, 본 발명 과정은 다결정 실리콘 게이트부재, 및/또는 금속 내부접속선 위에 있는 전계 산화물 토포그래피(topography)위에 퇴적된 절연체를 평탄화시키는데 이용될 수 있다. 반도체 기판위에 형성된 절연층을 평탄화하는 공정이 기술된다. 다음 설명에서, 본 발명의 이해를 도모하기 위해 특별한 물질유형, 두께, 온도 등과 같은 많은 특별 사항이 열거된다. 그러나, 상기 특별 사항이 본 발명을 실현시키는데 필요치 않다는 것이 당업자에게는 명백하게 될 것이다. 또다른 예로, 공지된 구조 및 공정단계는 본 발명을 불필요하게 모호하게 하는 것을 피하기 위해 특별한 사항에서 묘사하지 않았다. 제1도에서는, 종래의 연마 방법에 따라 절연 내층(3)을 평탄화한 반도체 기판(5)의 횡단면도를 도시한다. 이상적으로, 완전히 평탄화된 절연체는 점선(4)을 따라 그려지는 외곽선을 갖는다. 그러나 제1금속선(6,7)은 차이나는 폭 및 주변영역 때문에, 절연층(3)의 두께가 금속선(6)위의 영역에 비교하여 금속선(7) 위의 영역에서 실제로 얇아진다. 제1도에서 이것은 각각 금속선(6,7) 위의 절연체(3)의 비교된 두께(9 및 8)로 설명된다. 상기에서 설명된 것처럼 절연 두께에서 이 변화는 제1금속 내부 접속선의 전체 토폴로지에 크게 좌우된다. 제2도에서는, 본 발명에 따라 절연층을 평탄화시키는 연마 장치가 설명된다. 평탄화시키는 동안, 반도체 기판(23)을 테이블(20)위에 놓아둔다. 테이블(20)은 그 상단에 고정적으로 붙인 패드(21)를 포함한다. 패드(21)는 기판(23)에 형성된 절연층의 상단에 접촉하는 통상의 다공성물질로 구성된다. 이 패드 물질은 규토 또는 다른 연마물질과 미립 물질을 흡수하는 능력이 있다. 본 발명 과정의 바람직한 실시예에서, 수바 500(SUBA 500)으로 알려진 로델사에서 제조된 폴리우레탄 패드가 사용된다. 퀼(quill)로서 알려진 캐리어(24)는 기판(23)의 뒷면에 하강 압력(F1)을 가하기 위해 사용된다. 기판(23)의 뒷면은 진공 또는 단순히 액체 표면 장력에 의해 캐리어의 바닥과 접촉되어 유지된다. 바람직하게, 내장 패드(30)는 캐리어(24)로부터 웨이퍼(23)를 보호한다. 고정 링(29)은 웨이퍼(23)가 하부의 캐리어(24)로부터 옆으로 미끄러지지 않도록 하기 위해 사용된다. 인가된 압력(F1)은 통상 단위 입방인치당 5파운드 정도로 작용하며 캐리어(24)의 뒷면에 부착된 굴대(27)에 의해 인가된다. 상기 압력은 절연내층의 상단을 연마하는데 이용된다. 동작중, 캐리어(24)는 테이블(20)에 대하여 회전운동으로 통상 거의 36rpm으로 회전한다. 상기 회전운동은 통상 굴대(27)에 보통 모터에 의해 제공된다. 바람직한 실시예에서는, 테이블도 또한 기판의 운동과 같은 방향으로 약 36rpm으로 회전한다. 다시 테이블(20)의 회전은 공지된 기계적 수단으로 이루어진다. 연마는 절연층 표면이 고도의 평탄화를 이룰때까지 계속된다. 제6도는 캐리어(24) 및 테이블(20)의 상대회전운동이 각각 화살표(34,35)로 지시되는 제2도의 연마장치의 평면도이다. 현행의 바람직한 실시예에서는, 캐리어(24)가 테이블(20)의 중심부(40)에 대하여 일정한 위치를 유지한다. 연마하는 동안 이용되는 패드 표면(즉 테이블(20)을 덮은 패드(21))의 부분이 제6도에서 경로(41)에 대해 보여진다. 본 발명의 의도를 벗어나지 않는 한도내에서 테이블(20)과 연관된 기판(23)을 이동하는 다른 수단을 대체 실시예에서 사용할 수 있다고 본다. 제2도의 장치는, 냉각제 파이프(32)를 통해 흐름에 따라 냉각제를 냉각시키는 통상의 냉각기(35)를 더 포함한다. 테이블(20)의 온도가 연마하는 동안 실온 이하로 감소될 수 있도록 파이프(32)는 테이블(20)의 내부를 통해 지나간다. 현행의 바람직한 실시예에서는, 냉각제는 테이블의 온도가 연마과정동안 거의 10℃로 유지되도록 냉각기(35)에 의해 온도를 제어하는 보통의 물로 구성된다. 냉각기(35)는 또한 냉각제가 파이프(32)와 테이블(20)을 통해 흐르는 수단을 제공한다. 다른 실시예에서는, 다른형의 냉각제 및(또는 다른 냉각기가 본 발명의 의도나 범위를 벗어나지 않는 한도내에서 사용될 수 있다. 제2도의 장치는 연마하는 동안 연마제를 패드(21)의 표면으로 옮기는 파이프(32)를 더 포함한다. 연마제는 연마과정에 이용되도록 슬러리(slurry)로 불리우는 유동액에 가해진다. 파이프(36)를 통해 주입된 후, 슬러리는 노즐(38)에 의하여 패드(21) 표면으로 향하게 된다. 연마 슬러리는 열교환기(26)를 이용하는 냉각기(35)에 의해 냉각된다. 열교환기(26)는 파이프(36)를 통해 흐르는 슬러리가 파이프(33)를 통해 흐르는 냉각제와 같은 온도로 유지되도록 파이프(33 및 36)를 열적으로 함께 결합한다. 다시말하면, 파이프(33)안에서 회전하는 냉각제가 또한 파이프(36)로 흐르는 슬러리를 냉각시킨다. 열교환기(26)는 파이프(36과 33) 사이의 열에너지를 효과적으로 전달할 수 있는 어떤 물질 또는 장치로 구성될 수 있다. 제3도에서, 기판(10)의 횡단면도는 절연내층(14)의 부착을 도시한다. 제3도는 평탄화시키기 전의 절연체를 보여준다. 기판(10)은 그의 표면은 가로지르는 금속내부 접속선(즉, 11과 12)을 갖춘다. 상기 금속 접속선은 IC의 개개의 장치들 사이에 전기적 접속을 제공한다. 절연내층(14)은, 통상 산화규소의 CVD 층으로 된다. 절연층(14) 상단의 토폴로지는 제1금속 접속선의 형태에 대응된다. 그 결과는 절연체(14)의 상단이 일련의 단계 높이 변화에 의해 특징되어지는 것이다. 연마전 단계 높이는 제3도에서 폭(17)에 의해 표시된다. 단계 높이(17)의 폭은 금속 내부접속선(11과 12)(예컨대, 거의 1미크론)의 높이와 같다. 제4도에서는, 제3도의 기판의 횡단면도가 본 발명에 따라 다음의 평면화로 도시된다. 연마 이후의 높이 차이(18)는 금속선(11과 12)의 폭차이 및 그들의 주변 공간으로 인하여 존재함을 주지하라. 완전하게 평탄화된 절연체가 점선(19)에 의해 표시된다. 도시된 바와 같이, 절연체의 제거량은 제1금속선이 상대적으로 좁은 영역에서 일반적으로 증가되어서 넓은 공간 또는 평균적으로 낮은 금속밀도영역에서 분리된다. 금속 내부 접속선(12)이 금속선(11)보다 훨씬 가늘기 때문에, 금속선(12)위의 절연체(14)에 경사진 저지대가 형성된다. 상기 저지대는 절연체(14) 상면을 따라 높이 변화(18)를 일으킨다. 차이(18)는 제1금속선의 하부의 토폴로지로 인하여 평탄화 과정이 이상적인 상태(19에 의해 표현되는)로부터 얼마나 벗어나 있나를 나타낸다. 평탄화 과정의 효과에 대한 특징은 연마후 높이(18)대 연마전 높이(17)의 비율로 나타낸다. 수식적으로 상기를 표현하면 다음과 같다.
종래의 기술에서, SHR는 대표적으로 0.5 내지 1.0의 범위에 있었다;
이것은 연마이후 높이 변화(18)가 일반적으로 0.5와 1.0미크론 사이에 존재한다는 것을 의미한다. 상기에서 설명한 바와 같이, 금속간 절연체에서 이와같은 큰 두께 변화는 심각한 공정문제를 일으킨다. 상대적으로 본 발명은 SHR을 거의 0.25로 감소시킬 수 있다(상기 수치들은 금속선(11)이 10mm 정도의 넓이를 갖고, 금속선(12)이 약 1미크론의 폭이며, 금속선(12)과 가장 근접한 금속선(11)의 사이의 약 1 미크론의 폭이며, 금속선(12)와 가장 근접한 금속선(11) 사이의 공간이 10mm 폭의 치수인 패턴 테스트 장치에서 얻어진 종래의 측정치를 나타낸다). 명백히, SHR 결과는 사용된 특별한 패턴 및 금속선들과 공간의 상대적 크기에 의존하여 현저하게 변할 수 있다. 예컨대, 만약 금속선(11과 12)간의 공간이 1mm보다 매우 작다면, 그때는 사실상 어떤 연마공정도 SHR을 영으로 할 수 있다. 따라서, 상기 SHR 수치들은 단지 본 발명이 IC에서; 특히 상대적으로 넓은 금속 1의 폭과 공간(예컨대, 10mm)을 포함하는 상황에서 SHR을 개선시키는 것만을 가리킨다. 이렇게 낮은 SHR 수준을 유지시키기 위해, 본 발명은 냉각기(35)로 패드(21)의 표면위에 부착된 연마슬러리와 테이블(20)을 냉각시키는 것에 좌우된다. 기본적으로, 낮은 SHR 수준을 유지시키려면 테이블과 연마제를 실제로 실온 이하로 유지시켜야만 한다. 상기는 통상의 냉각코일과 열교환소자를 이용하는 현행의 바람직한 실시예에서 얻어진다. 대체 실시예에서는 다양한 다른 냉각 시스템을 사용할 수 있다. 예컨대, 전체의 평탄화장치(캐리어, 패드, 기판 및 테이블을 포함함)는 유사한 결과를 얻기 위하여 냉각 체임버(chamber)에 격납될 수 있다. 제5도는 SHR과 연마율 대 온도의 도표를 도시한다. 명백하게 설명된 바와 같이, 단계 높이 변화는 테이블(20)의 온도를 저하시켜서 완전히 감소된다. 10℃의 바람직한 온도에서, 단계 높이율은 0.25가 된다. 온도의 감소는 연마율에 별다른 영향을 미치지 않는다-10℃에서 연마율은 40℃에서 단위 분당 거의 2300Å인데 비하여 거의 2250Å이다(제5도의 데이터는 웨이퍼마다 5군데에서 각 온도가 측정된 6개의 웨이퍼로부터 구해졌다). 평탄화 공정동안 테이블(20)을 냉각시키는 것은 또한 표 1에서 나타나듯이 웨이퍼를 가로지는 균질성과 웨이퍼 대 웨이퍼로의 균질성 모두를 향상시킨다.
비록 본 발명은 금속간 절연층(즉 제1금속과 제2금속 사이)의 평탄화에 관련하여 설명되었지만, 본 발명은 단지 상기 사용에만 제한되지 않는다. 예컨대, 본 발명 과정은 다른 절연층들, 예를 들어 전계효과 트랜지스터를 형성하는 과정에서 산화막 또는 다결정 실리콘 게이트 절연체를 평탄화하는데 또한 사용될 수 있다. 따라서, 도해에서 보여지고 설명된 특별한 실시예는 제한되지 않는다고 볼 수 있다. 바람직한 실시예의 자세한 설명에 대한 참고가 발명의 본질로서 간주되는 특징들을 열거하는 특허청구범위를 제한하지 않는다.

Claims (15)

  1. 반도체 공정에서, 기판에 퇴적된 절연체의 표면을 평탄화시키는 방법에 있어서, 연마제로 코팅된 테이블상에 상기 기판을 위치시키는 단계; 상기 절연체의 표면이 상기 연마제에 접촉되도록 상기 테이블에 대해 상기 기판을 가압하는 단계; 상기 연마제에 의한 상기 절연체의 평탄화를 촉진시키기 위해 상기 테이블에 대하여 상기 기판을 이동시키는 단계; 및 동시에, 상기 절연체의 두께 변화를 최소화시키기 위해, 상기 테이블을 실질적으로 실온 이하의 온도로 냉각시키는 단계;를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 이동시키는 단계가, 테이블에 대하여 상기 기판을 회전시키는 단계; 및 상기 기판에 대하여 상기 테이블을 회전시키는 단계;를 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 절연체가 이산화규소로 구성되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 냉각시키는 단계가, 상기 테이블을 통해, 냉각된 냉각제를 흘려보내는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 반도체 공정에서, 실리콘 기판 상에 퇴적된 절연체를 평탄화시키는 방법에 있어서, 테이블상에 상기 기판을 위치시키는 단계; 상기 절연체가 상기 테이블의 표면에 접촉되도록 상기 테이블에 대해 상기 기판을 가압하는 단계; 연마제를 상기 테이블의 상기 표면으로 공급하는 단계; 실질적으로 평탄한 절연체를 얻기 위해서, 상기 연마제가 상기 절연체의 일부를 마찰에 의해 마모하도록, 상기 테이블의 상기 표면 위로 상기 기판을 이동시키는 단계; 및 상기 이동시키는 단계동안, 동시에 상기 테이블을 냉각시키고, 상기 연마제가 상기 테이블의 상기 표면으로 공급될 때, 상기 연마제를 냉각시키는 단계;를 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 테이블과 상기 연마제가 실질적으로 실온 이하의 온도로 모두 냉각되는 것을 특징으로 하는 방법.
  7. 제5항에 있어서, 상기 테이블과 상기 연마제가 약 10℃의 온도로 모두 냉각되는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 절연체는 이산화규소로 구성되는 것을 특징으로 하는 방법.
  9. 제5항에 있어서, 상기 냉각시키는 단계가 상기 테이블과 열교환 요소를 통해, 냉각된 냉각제를 흘려보내는 단계; 상기 냉각제가 상기 열교환 요소를 통해 상기 연마제의 열에너지를 흡수하도록, 상기 공급하는 단계 전에 상기 열교환 요소를 통해 상기 연마제를 흘려보내어 상기 연마제를 냉각시키는 단계;를 포함하는 것을 특징으로 하는 방법.
  10. 기판 표면을 가로지르는 금속 내부접속선을 형성하는 단계; 및 밑에 놓인 상기 금속 내부접속선과 대응하여 토폴로지의 높이가 변화하는 상부 표면을 갖는 절연내층을 상기 금속 내부접속선 위에 퇴적하는 단계를 포함하는 반도체 공정에서, 상기 절연내층의 상기 상부 표면을 평탄화시키는 개선된 방법에 있어서, 상기 절연내층의 상기 상부 표면이 상기 연마제에 접촉하도록 연마제로 코팅된 테이블상에 상기 기판을 위치시키는 단계; 상기 테이블에 대하여 상기 기판을 회전시키는 단계; 동시에, 상기 연마제로 상기 절연내층의 상기 상부 표면의 일부의 제거를 용이하게 하기 위하여 상기 테이블에 대하여 상기 기판을 가압하는 단계; 및 상기 회전 및 상기 가압하는 단계동안, 상기 테이블과 상기 연마제를 실질적으로 실온 이하의 온도로 냉각시키는 단계;를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 냉각시키는 단계에서, 상기 온도가 약 10℃인 것을 특징으로 하는 방법.
  12. 제14항에 있어서, 상기 절연내층이 이산화규소로 구성되는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 냉각시키는 단계는, 상기 테이블을 통해 액체 냉각제를 흘리는 것으로 이루어지는 것을 특징으로 하는 방법.
  14. 반도체 기판에 퇴적된 절연체의 상부 표면을 평탄화시키는 장치에 있어서, 미세입자를 흡수할 수 있는 다공성 물질로 구성되는 상부면을 구비한 테이블; 상기 절연체의 상기 상부 표면이 상기 테이블의 상기 상부면에 접촉되도록 상기 테이블에 대해 상기 기판을 가압하는 수단; 상기 테이블의 상기 상부면에 연마제를 공급하는 수단; 상기 절연체의 상기 상부 표면이 실질적으로 평탄화되도록 하기 위해서, 연마제가 상기 절연체의 일부를 마찰에 의해 마모하도록, 상기 상부면 위에 상기 기판을 이동시키는 수단; 및 실질적으로 실온 이하의 온도로 상기 테이블을 냉각시키는 수단;을 포함하는 것을 특징으로 하는 장치.
  15. 제14항에 있어서, 연마제를 상기 상부면으로 전달할 때, 상기 연마제가 실질적으로 실온 이하의 온도로 유지되도록 상기 연마제를 냉각시키는 수단을 더 포함하는 것을 특징으로 하는 장치.
KR1019900016980A 1990-03-01 1990-10-23 반도체 기판에 형성된 절연체를 평탄화시키는 방법 및 장치 KR0180018B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/487,418 US5104828A (en) 1990-03-01 1990-03-01 Method of planarizing a dielectric formed over a semiconductor substrate
US487,418 1990-03-01

Publications (2)

Publication Number Publication Date
KR910017562A KR910017562A (ko) 1991-11-05
KR0180018B1 true KR0180018B1 (ko) 1999-04-15

Family

ID=23935652

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900016980A KR0180018B1 (ko) 1990-03-01 1990-10-23 반도체 기판에 형성된 절연체를 평탄화시키는 방법 및 장치

Country Status (5)

Country Link
US (1) US5104828A (ko)
JP (1) JP3047127B2 (ko)
KR (1) KR0180018B1 (ko)
DE (1) DE4105145C2 (ko)
GB (1) GB2241607B (ko)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399528A (en) * 1989-06-01 1995-03-21 Leibovitz; Jacques Multi-layer fabrication in integrated circuit systems
US5234867A (en) * 1992-05-27 1993-08-10 Micron Technology, Inc. Method for planarizing semiconductor wafers with a non-circular polishing pad
US5219787A (en) * 1990-07-23 1993-06-15 Microelectronics And Computer Technology Corporation Trenching techniques for forming channels, vias and components in substrates
US5245796A (en) * 1992-04-02 1993-09-21 At&T Bell Laboratories Slurry polisher using ultrasonic agitation
US5445996A (en) * 1992-05-26 1995-08-29 Kabushiki Kaisha Toshiba Method for planarizing a semiconductor device having a amorphous layer
US5300155A (en) * 1992-12-23 1994-04-05 Micron Semiconductor, Inc. IC chemical mechanical planarization process incorporating slurry temperature control
US5360509A (en) * 1993-03-08 1994-11-01 Gi Corporation Low cost method of fabricating epitaxial semiconductor devices
KR0166404B1 (ko) * 1993-03-26 1999-02-01 사토 후미오 연마방법 및 연마장치
US5607718A (en) * 1993-03-26 1997-03-04 Kabushiki Kaisha Toshiba Polishing method and polishing apparatus
JP3139877B2 (ja) * 1993-04-14 2001-03-05 株式会社東芝 半導体装置の製造装置およびその製造方法
US5433650A (en) * 1993-05-03 1995-07-18 Motorola, Inc. Method for polishing a substrate
US5643060A (en) * 1993-08-25 1997-07-01 Micron Technology, Inc. System for real-time control of semiconductor wafer polishing including heater
US5658183A (en) * 1993-08-25 1997-08-19 Micron Technology, Inc. System for real-time control of semiconductor wafer polishing including optical monitoring
US5486129A (en) * 1993-08-25 1996-01-23 Micron Technology, Inc. System and method for real-time control of semiconductor a wafer polishing, and a polishing head
US5700180A (en) 1993-08-25 1997-12-23 Micron Technology, Inc. System for real-time control of semiconductor wafer polishing
US5733175A (en) 1994-04-25 1998-03-31 Leach; Michael A. Polishing a workpiece using equal velocity at all points overlapping a polisher
US5725413A (en) * 1994-05-06 1998-03-10 Board Of Trustees Of The University Of Arkansas Apparatus for and method of polishing and planarizing polycrystalline diamonds, and polished and planarized polycrystalline diamonds and products made therefrom
US5488015A (en) * 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
JP3278532B2 (ja) 1994-07-08 2002-04-30 株式会社東芝 半導体装置の製造方法
US5562530A (en) * 1994-08-02 1996-10-08 Sematech, Inc. Pulsed-force chemical mechanical polishing
US5783497A (en) * 1994-08-02 1998-07-21 Sematech, Inc. Forced-flow wafer polisher
US5607341A (en) 1994-08-08 1997-03-04 Leach; Michael A. Method and structure for polishing a wafer during manufacture of integrated circuits
US5679610A (en) * 1994-12-15 1997-10-21 Kabushiki Kaisha Toshiba Method of planarizing a semiconductor workpiece surface
US5769696A (en) * 1995-02-10 1998-06-23 Advanced Micro Devices, Inc. Chemical-mechanical polishing of thin materials using non-baked carrier film
US5635414A (en) * 1995-03-28 1997-06-03 Zakaluk; Gregory Low cost method of fabricating shallow junction, Schottky semiconductor devices
TW400567B (en) * 1995-04-10 2000-08-01 Matsushita Electric Ind Co Ltd The polishing device and its polishing method for the substrate
IL113829A (en) * 1995-05-23 2000-12-06 Nova Measuring Instr Ltd Apparatus for optical inspection of wafers during polishing
US7169015B2 (en) * 1995-05-23 2007-01-30 Nova Measuring Instruments Ltd. Apparatus for optical inspection of wafers during processing
US20070123151A1 (en) * 1995-05-23 2007-05-31 Nova Measuring Instruments Ltd Apparatus for optical inspection of wafers during polishing
US5722875A (en) * 1995-05-30 1998-03-03 Tokyo Electron Limited Method and apparatus for polishing
US5893754A (en) * 1996-05-21 1999-04-13 Micron Technology, Inc. Method for chemical-mechanical planarization of stop-on-feature semiconductor wafers
US5928960A (en) * 1996-10-24 1999-07-27 International Business Machines Corporation Process for reducing pattern factor effects in CMP planarization
JP3741523B2 (ja) 1997-07-30 2006-02-01 株式会社荏原製作所 研磨装置
US6146241A (en) * 1997-11-12 2000-11-14 Fujitsu Limited Apparatus for uniform chemical mechanical polishing by intermittent lifting and reversible rotation
US5957750A (en) * 1997-12-18 1999-09-28 Micron Technology, Inc. Method and apparatus for controlling a temperature of a polishing pad used in planarizing substrates
US6248651B1 (en) 1998-06-24 2001-06-19 General Semiconductor, Inc. Low cost method of fabricating transient voltage suppressor semiconductor devices or the like
US6129610A (en) * 1998-08-14 2000-10-10 International Business Machines Corporation Polish pressure modulation in CMP to preferentially polish raised features
EP1052060A3 (en) * 1999-05-03 2001-04-18 Applied Materials, Inc. Method for chemical mechanical planarization
US6620725B1 (en) 1999-09-13 2003-09-16 Taiwan Semiconductor Manufacturing Company Reduction of Cu line damage by two-step CMP
US6488571B2 (en) * 2000-12-22 2002-12-03 Intel Corporation Apparatus for enhanced rate chemical mechanical polishing with adjustable selectivity
JP4695771B2 (ja) * 2001-04-05 2011-06-08 ニッタ・ハース株式会社 研磨スラリーの製造方法
US6672940B1 (en) * 2002-01-22 2004-01-06 Scratch Off, A Division Of Austin Graham, Inc. Surface polishing slurry cooling system
US6705923B2 (en) * 2002-04-25 2004-03-16 Taiwan Semiconductor Manufacturing Co., Ltd Chemical mechanical polisher equipped with chilled wafer holder and polishing pad and method of using
US6772784B1 (en) 2003-04-11 2004-08-10 Mac Valves, Inc. Proportional pressure regulator having positive and negative pressure delivery capability
US7223697B2 (en) 2004-07-23 2007-05-29 International Business Machines Corporation Chemical mechanical polishing method
JP4787063B2 (ja) * 2005-12-09 2011-10-05 株式会社荏原製作所 研磨装置及び研磨方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3615955A (en) * 1969-02-28 1971-10-26 Ibm Method for polishing a silicon surface
NL7114274A (ko) * 1970-10-21 1972-04-25
US4256535A (en) * 1979-12-05 1981-03-17 Western Electric Company, Inc. Method of polishing a semiconductor wafer
US4313284A (en) * 1980-03-27 1982-02-02 Monsanto Company Apparatus for improving flatness of polished wafers
US4450652A (en) * 1981-09-04 1984-05-29 Monsanto Company Temperature control for wafer polishing
US4600469A (en) * 1984-12-21 1986-07-15 Honeywell Inc. Method for polishing detector material
US4879258A (en) * 1988-08-31 1989-11-07 Texas Instruments Incorporated Integrated circuit planarization by mechanical polishing
US4910155A (en) * 1988-10-28 1990-03-20 International Business Machines Corporation Wafer flood polishing

Also Published As

Publication number Publication date
GB2241607A (en) 1991-09-04
US5104828A (en) 1992-04-14
GB2241607B (en) 1994-01-12
JP3047127B2 (ja) 2000-05-29
DE4105145A1 (de) 1991-09-05
GB9101090D0 (en) 1991-02-27
JPH04216627A (ja) 1992-08-06
DE4105145C2 (de) 1998-07-02
KR910017562A (ko) 1991-11-05

Similar Documents

Publication Publication Date Title
KR0180018B1 (ko) 반도체 기판에 형성된 절연체를 평탄화시키는 방법 및 장치
US5127196A (en) Apparatus for planarizing a dielectric formed over a semiconductor substrate
US6121144A (en) Low temperature chemical mechanical polishing of dielectric materials
US7201634B1 (en) Polishing methods and apparatus
JP3334139B2 (ja) 研磨装置
KR100604035B1 (ko) 반도체 웨이퍼의 화학 기계적 평탄화 방법 및 장치
US6435942B1 (en) Chemical mechanical polishing processes and components
JP2969071B2 (ja) 研摩装置
TW424032B (en) Differential temperature control in a chemical mechanical polishing process for the manufacture of semiconductor integrated circuits and an apparatus used therein
JP3213235B2 (ja) 誘電体コーティングの平坦化方法
US6136710A (en) Chemical mechanical polishing apparatus with improved substrate carrier head and method of use
EP0860238B1 (en) Polishing apparatus
EP0808231B1 (en) Chemical-mechanical polishing using curved carriers
JPH05277908A (ja) マイクロスクラッチのない平滑面を形成するための半導体ウェハの化学機械的平坦化方法
KR100413493B1 (ko) 화학적 기계적 연마 장치의 연마 플래튼 및 그를 이용한평탄화방법
US6387808B1 (en) Method of correcting topographical effects on a micro-electronic substrate
US6537135B1 (en) Curvilinear chemical mechanical planarization device and method
US6080671A (en) Process of chemical-mechanical polishing and manufacturing an integrated circuit
US11999027B2 (en) Method for polishing semiconductor substrate
US11772227B2 (en) Device and methods for chemical mechanical polishing
JP3487485B2 (ja) 半導体ウエハの表面平坦化方法
KR20010003950A (ko) 절연막 침식 최소화방법
JPH09321000A (ja) 研磨装置
KR20050002307A (ko) 화학적 기계적 연마 장치 및 이를 이용한 연마 방법
KR19990087986A (ko) 화학기계폴리싱방법및집적회로제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20091120

Year of fee payment: 12

EXPY Expiration of term