KR0177399B1 - Maximum value extractor - Google Patents
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Abstract
본 발명은 최대값 추출기에 관한 것으로서, 클럭, 리세트신호 및 데이트 비트 스트림이 입력되는 세 개의 입력에 연결되고, 최초에 입력되는 데이터 비트와 같은 신호 상태가 되고 입력되는 데이터 비트가 한 번 0이 되면 리세트신호가 액티브되지 아니하는 한 그 다음번 데이터 비트의 값에 상관없이 0이 유지되는 제1출력과, 두 개의 클럭만큼 지연되면서 제1출력 값에 추종하는 제2출력을 가지는 다수의 최대값추출부와,The present invention relates to a maximum extractor, wherein a clock, a reset signal and a data bit stream are connected to three inputs, and are in the same signal state as the first data bit and the input data bit is zero once. If the reset signal is not active, a plurality of maximum values having a first output of which zero remains regardless of the value of the next data bit and a second output that is delayed by two clocks and follows the first output value. An extraction unit,
상기 다수의 최대값추출부의 모든 제1출력들에 입력이 연결되어서 모든 입력이 0이 되면 출력을 변화시키는 최대값신호발생기와,An input signal connected to all of the first outputs of the plurality of maximum value extracting units, and the maximum value signal generator changing the output when all inputs become zero;
상기 다수의 최대값추출부의 제2출력이 각각 하나의 입력에 연결되고, 상기 최대값신호발생기의 최대값신호가 다른 하나의 입력에 연결되어서 두 입력신호가 같은 상태가 되면 리세트신호를 발생시키는 다수의 리세트신호발생기를 구비하여, 입력되는 다수의 데이터 중에서 최대값을 찾아내는 것이다.The second outputs of the plurality of maximum value extracting units are connected to one input, respectively, and the maximum value signal of the maximum signal generator is connected to the other input to generate a reset signal when the two input signals are in the same state. A plurality of reset signal generators are provided to find a maximum value among a plurality of input data.
Description
제1도는 종래의 최대값 추출기의 블록도.1 is a block diagram of a conventional maximum value extractor.
제2도는 제1도의 비교기 회로도.2 is a comparator circuit diagram of FIG.
제3도는 본 발명의 최대값 추출기의 블록도.3 is a block diagram of the maximum value extractor of the present invention.
제4도는 본 발명의 최대값추출부의 회로도.4 is a circuit diagram of the maximum value extraction unit of the present invention.
제5도는 본 발명의 최대값신호발생기의 회로도.5 is a circuit diagram of a maximum value signal generator of the present invention.
제6도는 본 발명의 리세트신호발생기의 회로도.6 is a circuit diagram of a reset signal generator of the present invention.
본 발명은 최대값 추출기에 관한 것으로, 특히 많은 데이터를 시리얼 신호로 입력받아 그 중에서 가장 큰 값 또는 가장 작은 값을 추출하는 회로에 관한 것이다.The present invention relates to a maximum value extractor, and more particularly, to a circuit which receives a large amount of data as a serial signal and extracts the largest value or the smallest value among them.
종래의 최대값 또는 최소값 추출기는 비교기를 이용하여 입력되는 두 개의 데이터를 비교하고, 그 중에서 큰 값을 추출하는 방식으로서, 여러 데이터 중에서 가장 큰 값을 찾아내기 위해서는 여러 번의 비교 동작을 하여야만 하였다.The conventional maximum or minimum value extractor compares two data input using a comparator and extracts a large value among them. In order to find the largest value among various data, a plurality of comparison operations have to be performed.
4개의 데이터 A, B, C, D 중에서 최대값을 찾아내기 위하여 제1도와 같은 회로를 이용하는데, 이 회로는 두 개의 입력 데이터를 비교하는 제1비교기 및 제2비교기와 이들 비교기의 출력을 비교하는 제3비교기를 가지고 있다.To find the maximum of the four data A, B, C, and D, we use the same circuit as in Figure 1, which compares the outputs of these comparators with the first and second comparators, which compare two input data. I have a third comparator to do.
이 회로에서 최대값을 구하는 동작을 살펴보면, 먼저 제1비교기에서 데이터 A 와 B를 비교하여 큰 수를 MAX(A, B)로 하고, 동시에 제2비교기에서 데이터 C, D를 비교하여 큰 수를 MAX(C, D)로 한다. 그리고 제3비교기에서 MAX(A, B) 와 MAX(C, D)를 비교하여 그 중에서 큰 것을 MAX(A, B, C, D)로 하여 출력한다.In the operation of finding the maximum value in this circuit, first compare the data A and B in the first comparator and set the larger number to MAX (A, B), and compare the data C and D in the second comparator. Let MAX (C, D) be. In the third comparator, MAX (A, B) and MAX (C, D) are compared and the larger of them is converted to MAX (A, B, C, D) and output.
제1도에서 최소값을 구하는 동작을 살펴보면, 먼저 제1비교기에서 데이터 A 와 B를 비교하여 작은 수를 MIN(A, B)로 하고, 또한 제2비교기에서 데이터 C, D를 비교하여 작은 수를MIN(C, D)로 한다. 그리고 제3비교기에서 MIN(A, B)와 MIN(C, D)를 비교하여 그 중에서 작은 것을 MIN(A, B, C, D)로하여 출력한다.Referring to the operation of finding the minimum value in FIG. 1, first, the data A and B are compared in the first comparator, and the small number is MIN (A, B). In the second comparator, the smaller numbers are compared by comparing the data C and D. Let MIN (C, D). In the third comparator, MIN (A, B) and MIN (C, D) are compared, and the smaller of them is output as MIN (A, B, C, D).
제2도는 Kai Hwang 의 Computer Arithmetic : Principle, Architecture Design 에 기술되어 있는 종래의 비교기 구조를 보인 것이다. 이 회로에서는 두 개의 4 BIT 데이터인 A=A0A1A2A3와 B=B0B1B2B3B를 비교하여 AB, BA, A=B의 출력에서 나타난 데이터를 보고 두 값의 크기를 비교할 수 있도록 되어 있다.2 shows a conventional comparator structure described in Kai Hwang's Computer Arithmetic: Principle, Architecture Design. This circuit compares two 4 BIT data, A = A 0 A 1 A 2 A 3, and B = B 0 B 1 B 2 B 3 B, looking at the data at the output of AB, BA, A = B and looking at the two values. The size of the can be compared.
즉 AB 이면 AB 출력은 1이고, 다른 부분은 0이 되며, AB이면 AB 출력은 1이고 다른 부분은 0이 된다. 또 A=B이면 A=B 출력은 1이고 다른 부분은 0이 되게 된다.That is, AB output is 1, the other part is 0, AB is AB, and the other part is 0. If A = B, then A = B output is 1 and the other part is 0.
이러한 기존의 비교기를 이용하여 최대값을 찾아내는 경우에는 상당한 동작 시간이 소요된다. 그리고 여러 개의 데이터중에서 최대값 또는 최소값을 찾아내기 위하여 많은 비교기가 요구되어 칩 면적이 커지고, 또한 여러 번 비교해야 되므로 많은 시간을 소모하게 된다.Finding the maximum value using this conventional comparator takes considerable operating time. In addition, many comparators are required to find the maximum or minimum value among multiple data, which leads to a large chip area and a large number of time-consuming comparisons.
본 발명은 최대값추출기는 N개의 M BIT 데이터 값을 BIT-SERIAL로 입력받아 BIT 수(M)와 같은 클락 사이클 내에 가장 큰 값을 찾아내는 고속의 최대값 추출기이다.In the present invention, the maximum value extractor is a high speed maximum value extractor that receives N M BIT data values as BIT-SERIAL and finds the largest value within a clock cycle such as the number of BITs (M).
본 발명의 최대값추출기는 클락, 리세트 신호 및 데이트 비트 스트림이 입력되는 세 개의 입력에 연결되고, 최초에 1로 세트되어 있는 두 개의 플립플롭에 의하여 입력되는 데이터 비트와 같은 신호 상태가 플립플롭에 되먹임되어 입력되는 데이터 비트가 한 번 0이 되면 리세트 신호가 액티브되지 아니하는 한 그 다음번 데이터 비트의 값에 상관없이 0이 유지되는 제1출력과, 두 개의 클럭 만큼 지연되면서 제1출력 값에 주종하는 제2출력을 가지는 다수의 최대값추출부와, 상기 다수의 최대값추출부의 모든 제1출력들에 입력이 연결되어서 모든 입력이 0이 되면 출력을 변화시키는 최대값신호발생기와, 상기 다수의 최대값추출부의 제2출력이 각각 하나의 입력에 연결되고, 상기 최대값신호발생기의 최대값 신호가 다른 하나의 입력에 연결되어서 두 입력 신호가 같은 상태가 되면 리세트신호를 발생시키는 다수의 리세트신호발생기를 포함하여 이루어진다.The maximum value extractor of the present invention is connected to three inputs to which a clock, a reset signal and a data bit stream are input, and a signal state such as data bits input by two flip-flops which are initially set to 1 is flip-flop. When the data bit inputted at 0 becomes 0 once, the first output is maintained as 0 regardless of the value of the next data bit unless the reset signal is active, and the first output value is delayed by two clocks. A plurality of maximum value extractors having a second output predominantly in the second output; a maximum value signal generator that is connected to all first outputs of the plurality of maximum value extractors to change the output when all inputs become zero; The second outputs of the plurality of maximum value extracting units are connected to one input, respectively, and the maximum value signal of the maximum value generator is connected to the other input. If a signal such as the status comprises a plurality of reset signal generator that generates a reset signal.
N 개의 입력 데이터를 비교하기 위한 본 최대값추출기의 예가 제3도에 블록으로 도시되어 있다.An example of the present maximum extractor for comparing N input data is shown in block in FIG.
클락 입력을 공통으로 입력받고, N 개 입력 데이터 Data 1, Data 2, .... , Data N 중에서 하나의 데이터 씩을 각각 입력으로 받는 다수의 최대값추출부 MA1, MA2, .... MAN 의 제1출력이 최대값신호발생기 MAS의 다수 입력에 연결되고, 각 최대값추출부의 제2출력은 각 리세트신호발생기 RS1, RS2, ... , RSN 의 하나의 입력에 각각 연결되고, 최대값신호발생기 MAS 의 출력이 각 리세트신호발생기의 두 번째 입력에 공통적으로 연결되며, 각 리세트신호발생기의 출력인 리세트신호 RST1, RST2, .., RSTN 가 각 최대값추출부의 리세트 입력에 각각 연결된다.A plurality of maximum value extracting units MA1, MA2, .... MAN that receive clock inputs in common and receive one of N input data Data 1, Data 2, ..., and Data N as inputs, respectively. The first output is connected to multiple inputs of the maximum value generator MAS, the second output of each maximum value extractor is connected to one input of each of the reset signal generators RS1, RS2, ..., RSN, respectively The output of the signal generator MAS is commonly connected to the second input of each reset signal generator, and the reset signals RST1, RST2, .., RSTN, which are outputs of each reset signal generator, are connected to the reset inputs of the respective maximum value extractors. Each is connected.
최대값추출부의 일 예가 제4도에 도시된 회로와 같다.An example of the maximum value extracting section is the same as the circuit shown in FIG.
이 최대값추출부는This maximum value extraction part
리세트신호에 의하여 출력이 1로 리세트 되고, 클럭신호 CLK 에 의하여 입력이 출력으로 세트되는 제1플립플롭 FF1 과 제2플립플롭 FF2를 직렬로 연결하고, 제1플립플롭의 출력과 데이터를 두입력에서 받는 앤드게이트 AND의 출력을 제1플립플롭의 입력에 연결하여서 된 것이다. 이 최대값추출부의 AND의 출력이 제1출력이 되고, 제2플립플롭 FF2의 출력이 제2출력이 된다.The first flip-flop FF1 and the second flip-flop FF2, whose output is reset to 1 by the reset signal and whose input is set to the output by the clock signal CLK, are connected in series, and the output and data of the first flip-flop are connected. This is done by connecting the output of the AND gate AND received from both inputs to the input of the first flip-flop. The output of AND of this maximum value extracting section becomes the first output, and the output of the second flip-flop FF2 becomes the second output.
이 최대값추출부의 동작은, 리세트신호가 인가되면 FF1 과 FF2는 리세트 되어서 출력이 1이 되고, 데이터 신호에 의하여 제1출력이 결정된다. 즉 데이터가 1이면 AND의 두 개의 입력이 모두 1이 되므로 앤드게이트의 출력인 제1출력도 1이 된다. 마찬가지로 데이터가 0이 되면 역시 제1출력이 0이 된다. 만약 데이터가 0이 입력되었다면 제1출력은 0으로 되고, 제1출력이 제1플립플롭의 세트 입력이 되므로 다음 번 클럭신호 CLK에 의하여 제1플립플롭은 출력이 0으로 된다. FF1이 이렇게 한 번 0으로 세트되면 데이터 입력 비트에 관계없이 제1출력은 다음번 클럭이 변하여도 항상 0으로 된다. 그래서 리세트신호가 인가된 후 1인 데이터가 입력되면 제1출력이 계속 1상태를 유지하다가 일단 0인 데이터가 입력이 되면 제1출력은 계속 0을 유지하게 된다. 제2출력도 리세트신호가 인가된 후 1인 데이터가 입력되면 제2출력이 계속 1 상태를 유지하다가 일단 0인 데이터가 입력이 되면 다음다음번 클럭이 인가되는 시점에서 제2출력이 0으로 변하여서 계속 0을 유지하게 된다.In the operation of the maximum value extracting section, when a reset signal is applied, FF1 and FF2 are reset so that the output becomes 1, and the first output is determined by the data signal. That is, if the data is 1, both inputs of AND become 1, so the first output, which is the output of the AND gate, also becomes 1. Similarly, if the data is zero, the first output is also zero. If 0 is inputted, the first output becomes 0, and since the first output becomes the set input of the first flip-flop, the output of the first flip-flop becomes 0 by the next clock signal CLK. Once FF1 is set to zero this once, the first output will always be zero, even if the next clock changes, regardless of the data input bits. Thus, when data of 1 is input after the reset signal is applied, the first output is maintained at 1 state, and once data of 0 is input, the first output is kept at 0. After the reset signal is applied to the second output, if data of 1 is input, the second output remains 1, but once data of 0 is input, the second output is changed to 0 at the next next clock. Will remain at zero.
최대값신호발생기는 제5도에 도시된 바와 같은 회로로 실현이 된다.The maximum value signal generator is realized with a circuit as shown in FIG.
이 회로는 최대값추출부이 제1신호 출력들을 입력으로 받아서 노아 논리 연산을 하여 최대값신호를 출력으로 내보내는 노아 게이트로 구성된다.The circuit consists of a NOR gate in which the maximum value extracting unit receives the first signal outputs as an input and performs a NOR logic operation to output the maximum value signal to the output.
리세트신호발생기는 제6도에 도시된 바와 같이 구현된다.The reset signal generator is implemented as shown in FIG.
즉 최대값추출부의 제2신호출력을 하나의 입력으로 받고, 최대값신호발생기의 최대값신호를 다른 하나의 입력으로 받는 낸드게이트 NAND 게이트와 이 낸드게이트의 출력에 연결된 인버터 INV 로 구성된다. 이 인버터는 드라이버 역할을 하는 것으로 이를 생략하려면 두 개의 입력을 가진 앤드게이트 하나만 사용하여도 된다.That is, the NAND gate is configured to receive the second signal output of the maximum value extractor as one input and receive the maximum value signal of the maximum value signal generator as another input, and an inverter INV connected to the output of the NAND gate. The inverter acts as a driver. To omit it, only one endgate with two inputs can be used.
이 리세트신호발생기는 최대값추출부의 제2출력이 1 (하이상태) 이고, 최대값신호발생기의 최대값신호 MAX 가 1(하이 상태) 이면, 낸드 게이트 NAND 게이트의 출력은 로우가 되고, 이 낸드게이트의 출력이 인버터 INV에서 반전되어서 인버터의 출력은 하이 즉 1으로 된다. 그러나 최대값추출부의 제2출력이나 최대값신호발생기의 최대값신호 MAX 중 어느 하나가 0이면, 낸드게이트 NAND 게이트의 출력은 하이가 되고, 이 낸드게이트의 출력이 인버터 INV에서 반전되어서 인버터의 출력은 로우 즉 0으로 된다.When the second output of the maximum value extractor is 1 (high state) and the maximum value signal MAX of the maximum value generator is 1 (high state), the output of the NAND gate NAND gate is low. The output of the NAND gate is inverted at the inverter INV so that the output of the inverter becomes high, that is, 1. However, if either the second output of the maximum value extraction section or the maximum value signal MAX of the maximum value signal generator is 0, the output of the NAND gate NAND gate becomes high, and the output of the NAND gate is inverted at the inverter INV, thereby outputting the inverter. Goes low, or 0.
이렇게 구성된 본 발명의 최대값추출기의 회로 동작을 표 1을 참조하면서 설명한다.The circuit operation of the maximum value extractor of the present invention thus constructed will be described with reference to Table 1.
표 1은 8비트 데이터 8개에 대한 최대값 추출 과정을 설명하기 위하여 8비트 데이터의 최상위 비트부터 클럭에 동기 되어 하나씩 입력되어 질 때의 제1플립플롭의 출력 값과 제2플립플롭의 출력 값을 1 과 0으로 표시한 것이다.Table 1 shows the output values of the first flip-flop and the output values of the second flip-flop when inputted one by one in synchronization with the clock from the most significant bit of the 8-bit data to explain the maximum value extraction process for eight 8-bit data. Is represented by 1 and 0.
8개의 데이터를 처리하기위하여는 최대값추출부와 리세트신호발생기가 제3도에서 도시한 바와 같이 각각 8개씩 필요하며 최대값신호발생기는 하나이면 된다.In order to process eight data, eight maximum value extractors and four reset signal generators are required, as shown in FIG.
초기 상태 (CLK :1)에서 여덟 개의 최대값추출부의 FF1 FF2들의 값은 1으로 SET 되어진다. 그래서 8개의 데이터에 연결된 FF1, FF2의 출력이 모두 1임으로 그 표시를 11로 되어 있다.In the initial state (CLK: 1), the values of the FF1 FF2 of the eight maximum value extracting units are set to 1. So the output of FF1, FF2 connected to 8 data is all 1, so the display is 11.
이어서 CLK 신호에 의하여 8개의 데이터들의 최상위 비트부터 차례로 첫 번째 플립플럽의 출력과 함께 AND 게이트로 입력된다. 그리고 AND 게이트의 출력은 제1플립플럽의 입력이 된다.The CLK signal is then input to the AND gate with the output of the first flip flop in order from the most significant bit of the eight data. The output of the AND gate becomes the input of the first flip flop.
각 데이터의 최상위 비트가 인가되고 첫 번째 클럭신호(1)가 인가되면, 최대값추출부의 제1출력은 8개의 입력 데이터의 최상위 비트가 모두 0이므로 그 출력들은 모두 0이 되고, 이 제1출력은 피드백되어서 모든 제1플립플럽 FF1의 입력에 0이 인가된다. 따라서 리세트신호 RST가 입력되지 않는 한 제1플립플럽의 출력이 0이 되어 있게 된다. 이때, 제1출력은 모두 0이 되어서 최대값신호발생기 MAS 의 출력이 하이가 된다. 그러면 최대값신호발생기의 최대값신호가 1이고, 제2플립플롭의 출력이 1인 리세트신호발생기(이 때는 모든 리세트신호발생기)가 리세트신호 RST 1을 발생한다. 그래서 이 RST 1 신호에 의하여 모든 플립플롭이 리세트되어서 그 출력들이 모두 1이 된다. 이 과정을 보인 것이 첫 번째 클럭(1)의 난에 왼쪽에 기재된 것이 처음의 상태이고 화살표로 표시한 우측에 기재된 것이 리세트 된 결과 나타나는 수치를 기재한 것이다. 그리하여 모든 데이터에 연결된 제1플립플롭과 제2플립플롭의 출력이 1로 된다.When the most significant bit of each data is applied and the first clock signal 1 is applied, the first output of the maximum value extracting unit is all zeros since the most significant bits of the eight input data are all zeros, and the first output is zero. Is fed back so that 0 is applied to the input of every first flip flop FF1. Therefore, the output of the first flip flop becomes zero unless the reset signal RST is input. At this time, the first outputs are all zero, and the output of the maximum value signal generator MAS becomes high. Then, the reset signal generator (in this case, all the reset signal generators) whose maximum value signal is 1 and the output of the second flip-flop is 1, generates the reset signal RST 1. So by this RST 1 signal all flip-flops are reset so that their outputs are all 1. This procedure shows the numerical value that appears as a result of the reset of the first state on the left side of the first clock (1) and the right side indicated by the arrows. Thus, the outputs of the first flip-flop and the second flip-flop connected to all data become one.
다음에는 두 번째 최상위 비트가 입력되고 두 번째 클럭신호(2)가 입력되면, 두 번째 데이터 비트 값이 1인 데이터에 연결된 제1출력만이 1로 되고 따라서 제1플립플롭들의 출력이 1로 되지만, 두 번째 비트값이 0인 나머지 데이터에 연결된 제1출력은 0으로 되고 제1플립플롭들의 출력이 모두 0으로 된다. 즉 제1, 4, 5 데이터에 연결된 제1출력은 1이 되고 나머지 데이터인 제1, 3, 6, 7, 8 데이터에 연결된 제1출력은 모두 0이 된다. 제1출력이 1이 되는 입력이 있으므로 최대값신호는 다시 0이 되고 리세트신호는 발생되지 아니한다. 그래서 두 번째 최상위 비트가 1인 데이터에 연결된 제1플립플롭의 출력이 1이므로 표에서 보인 바와 같이, 클럭(2) 난에 제1, 4, 5 데이터에 연결된 제1플립플롭과 제2플립플롭의 출력이 각각 1이 되어 11로 표시되고, 나머지 데이터 제1, 3, 6, 7, 8 데이터에 연결된 제1플립플롭의 출력은 모두 0이 되고 제2플립플롭의 출력은 1이 되므로 1로 표시되어 있는 것을 볼 수 있다.Next, when the second most significant bit is input and the second clock signal (2) is input, only the first output connected to the data having the second data bit value of 1 becomes 1, so that the outputs of the first flip-flops become 1. For example, the first output connected to the remaining data having the second bit value of 0 becomes 0 and the outputs of the first flip-flops are all zero. That is, the first output connected to the first, fourth, and fifth data becomes 1, and the first output connected to the first, third, six, seventh, and eighth data, which are the remaining data, all become zero. Since there is an input where the first output is 1, the maximum value signal becomes 0 again and no reset signal is generated. Therefore, since the output of the first flip-flop connected to the data having the second most significant bit is 1, as shown in the table, the first flip-flop and the second flip-flop connected to the first, fourth, and fifth data in the clock (2) column are shown. The outputs of 1 become 1, respectively, and the outputs of the first flip-flop connected to the remaining data 1, 3, 6, 7, 8 are all 0, and the output of the second flip-flop is 1, You can see it displayed.
이어서 세 번째 클럭이 입력되면, 두 번째 클럭이 입력될 때와 같은 방식으로 동작이 되는데, 두 번째 비트 값이 1이었던 데이터에 연결된 최대값추출기로서 세 번째 최상위 비트가 1인 데이터에 연결된 제1출력만 1이 유지되고, 나머지의 제1출력은 세 번째 비트 값에 관계없이 모두 0으로 된다. 즉 제5데이터에 연결된 제1출력만 1이 되고 나머지 데이터인 제1, 2, 3, 4, 6, 7, 8 데이터에 연결된 제1출력은 모두 0이 된다. 최대값신호는 0으로 되어 있으므로 리세트신호는 발생되지 아니한다. 그래서 세 번재 최상위 비트가 1인 제2 및 제3데이터에 연결된 제1출력은 제1플립플롭의 출력이 0이므로 1로 되지 못하고, 표에서 클럭(3) 난에 표시된 바와 같이, 제2, 3, 6, 7, 8 데이터에 연결된 제1플립플롭과 제2플립플롭의 출력은 모두 0이 되므로 0으로 표시되어 있는 것을 볼 수 있다. 그리고 두 번째 최상위 비트가 1이었던 데이터에 연결된 제1플립플롭의 출력이 1이었으므로 제2플립플롭의 출력은 1로 남아 있는데, 제1, 4데이터에 연결된 제1플립플롭의 출력은 0, 제2플립플롭의 출력은 1이 되므로 1로 된다. 그래서 제5데이터에 연결된 FF1, FF2의 출력만이 1을 유지하게 되어 11로 표시되어 있다.Subsequently, when the third clock is input, it operates in the same manner as when the second clock is input. The first output connected to the data having the third most significant bit 1 as the maximum value extractor connected to the data having the second bit value 1; Only 1 is maintained, and the remaining first outputs are all zeros regardless of the third bit value. That is, only the first output connected to the fifth data is 1, and the first output connected to the first, second, third, fourth, sixth, and eighth data which are the remaining data are all zero. Since the maximum value signal is 0, no reset signal is generated. Therefore, the first output connected to the second and third data having the third most significant bit of 1 is not 1 because the output of the first flip-flop is 0, and as shown in the clock (3) column of the table, the second and the third output. The outputs of the first flip-flop and the second flip-flop connected to the 6, 7, and 8 data are all zeros. Since the output of the first flip-flop connected to the data having the second most significant bit is 1 was 1, the output of the second flip-flop remains 1, and the outputs of the first flip-flop connected to the first and fourth data are 0 and the second. The output of the flip-flop is 1, so it is 1. Thus, only the outputs of the FF1 and FF2 connected to the fifth data are maintained at 1, which is indicated by 11.
다음에는 네 번째 클럭(4)이 입력되면, 세 번째 클럭이 입력될 때와 같은 방식으로 동작이 되는데, 네 번째 최상위 비트가 1인 데이터에 연결된 제1출력만 1이 유지되고, 나머지의 제1출력은 모두 0으로 된다. 즉 제5데이터에 연결된 제1출력만 1이 되고 나머지 데이터인 제1, 2, 3, 4, 6, 7, 8 데이터에 연결된 제1출력은 모두 0이 된다. 제5데이터에 연결된 제1출력은 1로 유지되고 있으므로 최대값신호는 계속 0으로 되어 있고, 따라서 리세트신호는 발생되지 아니한다. 그래서 표에서 보인 바와 같이, 클럭(4) 난에 제5데이터에 연결된 제1플립플롭과 제2플립플롭의 출력은 모두 1이 되므로 11로 되고, 나머지 데이터 제1, 2, 3, 4, 6, 7, 8 데이터에 연결된 제1플립플롭의 출력은 모두 0이 되고 제2플립플롭의 출력도 0이 되므로 0으로 표시되어 있는 것을 볼 수 있다.Next, when the fourth clock 4 is inputted, the operation is performed in the same manner as when the third clock is inputted, in which only the first output connected to the data having the fourth most significant bit of 1 remains 1, and the remaining first The output is all zeros. That is, only the first output connected to the fifth data is 1, and the first output connected to the first, second, third, fourth, sixth, and eighth data which are the remaining data are all zero. Since the first output connected to the fifth data is kept at 1, the maximum value signal is kept at 0, so that no reset signal is generated. Thus, as shown in the table, the outputs of the first flip-flop and the second flip-flop connected to the fifth data in the clock 4 column become 1, and thus 11, and the remaining data 1, 2, 3, 4, 6 The output of the first flip-flop connected to the data 7 and 8 is all zero, and the output of the second flip-flop is zero, so that the output of the first flip-flop is zero.
다음에는 다섯 번째 클럭(5)이 입력되면, 제1플립플롭의 출력이 1로 되어 있는 것 중에서 다섯 번째 최상위 비트가 1인 데이터에 연결된 제1출력만 1이 유지되고, 나머지의 제1출력은 모두 0으로 된다. 그래서 제5데이터에 연결된 제1출력만 1이 되고 나머지 데이터인 제1, 2, 3, 4, 6, 7, 8 데이터에 연결된 제1출력은 모두 0이 된다. 데이터 제1, 2, 3, 4, 6, 7, 8 데이터에 연결된 제1플립플롭의 출력은 모두 0이 되고 제2플립플롭의 출력도 0이 되므로 모두 0으로 표시되어 있는 것을 볼 수 있다.Next, when the fifth clock 5 is input, only the first output connected to the data having the fifth most significant bit of 1 among the outputs of the first flip-flop is 1 is maintained, and the remaining first output is All zeros. Thus, only the first output connected to the fifth data becomes 1, and the first output connected to the remaining data 1, 2, 3, 4, 6, 7, and 8 is all 0. Since the outputs of the first flip-flop connected to the data of the first, second, third, fourth, sixth, and eighth data are all zero, and the outputs of the second flip-flop are also zero, all of them are marked as zero.
여섯 번째 클럭(6)이 입력되면, 제5데이터에 연결된 제1출력 이외의 제1출력은 모두 0이므로 데이터 비트의 값에 관계없이 모두 0이 된다. 그리고 제5데이터도 여섯 번째 비트 값이 0이므로 제1출력이 0으로 된다. 그러면, 최대 신호 발생기의 출력이 1로 변화되고 제5데이터에 연결된 제2플립플롭 출력만이 1을 유지하게 되므로 제5데이터에 연결된 리세트신호발생기에서만 리세트신호가 발생된다. 그래서 제1플립플롭과 제2플립플롭이 리세트 되어서 1로 되고, 나머지 데이터에 연결된 플립플롭들은 모두 그 출력이 0으로 된다.When the sixth clock 6 is input, all of the first outputs other than the first output connected to the fifth data are all zeros, regardless of the value of the data bit. The fifth output also has a sixth bit value of zero, so that the first output is zero. Then, since the output of the maximum signal generator is changed to 1 and only the second flip-flop output connected to the fifth data is maintained at 1, the reset signal is generated only at the reset signal generator connected to the fifth data. Thus, the first flip-flop and the second flip-flop are reset to 1, and the flip-flops connected to the rest of the data are all zero.
다음에는 일곱 번째 클럭(7)이 입력되면, 다섯 번째 클럭이 입력되어 동작된 것과 같이 되어서, 제5데이터에 연결된 제1출력만 1이 되고 나머지 데이터인 제1, 2, 3, 4, 6, 7, 8 데이터에 연결된 제1출력은 모두 0이 된다. 데이터 제1, 2, 3, 4, 6, 7, 8 데이터에 연결된 제1플립플롭의 출력은 모두 0이고 제2플립플롭의 출력도 0이므로 모두 0으로 표시되어 있는 것을 볼 수 있다.Next, when the seventh clock 7 is inputted, the fifth clock is inputted and operated, such that only the first output connected to the fifth data becomes 1, and the remaining data 1, 2, 3, 4, 6, The first outputs connected to the 7, 8 data are all zeros. Since the outputs of the first flip-flop connected to the data of the first, second, third, fourth, sixth, and eighth data are all zeros, and the outputs of the second flip-flop are zero, all of them are marked as zero.
마지막으로 여덟 번째 클럭(8)이 입력되면, 제1플립플롭의 출력이 1로 되어 있는 것 중에서 여덟 번째 비트(최하위 비트)가 1인 데이터에 연결된 제1출력만 1이 유지되고, 나머지의 제1출력은 모두 0으로 된다. 그래서 제5데이터에 연결된 제1출력도 0이 되고, 나머지 제1, 2, 3, 4, 6, 7, 8 데이터에 연결된 제1출력도 모두 0이 된다.Finally, when the eighth clock 8 is inputted, only the first output connected to the data having the eighth bit (least significant bit) of 1 among the outputs of the first flip-flop is 1 is maintained, and the remaining zero One output is all zeros. Therefore, the first output connected to the fifth data also becomes 0, and the first output connected to the remaining first, second, third, fourth, sixth, and eighth data also becomes zero.
일곱 번째 클럭에서 제1플립플롭의 출력이 1되어 있던 제5데이터에 연결된 제2플립플롭의 출력만이 1을 유지하고 나머지는 모두 0이 된다.In the seventh clock, only the output of the second flip-flop connected to the fifth data in which the output of the first flip-flop is 1 remains 1, and the rest are all 0.
즉 맨 처음에 1이 입력된 데이터를 제외한 모든 데이터들의 두 번째 플립플럽 값은 0이 되므로 RESET 되지 않으며, 따라서 BIT 수만큼의 클럭신호를 보낸 후 두 번째 플립플럽의 값이 1인 신호가 최대값이 되는 것을 알 수 있다.In other words, the second flip-flop value of all data except for the first one is 0, so it is not reset. Therefore, after sending the clock signal as many as BIT, the second flip-flop value is 1 It can be seen that.
본 발명의 최대값추출기는 DATA를 비트 스트림으로 입력받아서 처리하고, 여러 개의 데이터를 동시에 비교하여 최소값을 찾아낸다. 그래서 여러 개의 데이터를 동시에 처리하게 되므로 속도가 빠르고, 데이터 BIT 수만큼의 클럭 사이클 내에 최소값을 찾아낼 수 있다. 또한 회로가 간단하여 설계가 쉬우며 칩면적을 줄일 수 있고, 입력 데이터 수가 아무리 많아도 관계없이 BIT 수만큼의 클럭신호가 끝나면 곧 최소값을 구할 수 있다.The maximum value extractor of the present invention receives DATA as a bit stream, processes it, and compares multiple data simultaneously to find the minimum value. Therefore, processing multiple data at the same time is fast, and the minimum value can be found within clock cycles as many as data BIT. In addition, the circuit is simple, so it is easy to design and the chip area can be reduced, and the minimum value can be obtained as soon as the clock signal of the BIT number is finished regardless of the number of input data.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020540A KR0177399B1 (en) | 1996-06-10 | 1996-06-10 | Maximum value extractor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020540A KR0177399B1 (en) | 1996-06-10 | 1996-06-10 | Maximum value extractor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006915A KR980006915A (en) | 1998-03-30 |
| KR0177399B1 true KR0177399B1 (en) | 1999-05-15 |
Family
ID=19461255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960020540A KR0177399B1 (en) | 1996-06-10 | 1996-06-10 | Maximum value extractor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0177399B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180017888A (en) * | 2016-08-11 | 2018-02-21 | 연세대학교 산학협력단 | Apparatus and method for sensing DC fault current in multi-level converter HVDC system |
-
1996
- 1996-06-10 KR KR1019960020540A patent/KR0177399B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180017888A (en) * | 2016-08-11 | 2018-02-21 | 연세대학교 산학협력단 | Apparatus and method for sensing DC fault current in multi-level converter HVDC system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006915A (en) | 1998-03-30 |
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