KR0176114B1 - Ceramic substrate and chip scale package - Google Patents
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Abstract
본 발명은 칩 스케일 패키지에 관한 것으로서, 복수 개의 본딩 패드들을 갖고 있는 반도체 칩; 창이 부도체 기판상에 형성되어 있고, 복수 개의 기판 패드들과 볼 패드들이 박막의 전도성 금속으로 상기 기판상에 형성되어 있고, 기판 회로선이 상기 기판 패드들과 상기 볼 패드들을 각기 전기적으로 대응되어 연결되어 있고, 보호막이 상기 패드들 상면 주변과 상기 기판 회로선 상면을 절염 및 보호하고 있는 CSP용 부도체 기판; 상기 반도체 칩과 상기 CSP용 부도체 기판을 접착 고정하는 접착 수단; 사기 본딩 패드들과 각각 대응되는 상기 기판 패드들을 전기적으로 연결하기 위한 전기적 연결 수단; 상기 전기적 연결 부위를 보호하기 위한 봉지 수단; 상기 볼 패드 상에 형성된 솔더 볼들; 을 포함하는 것을 특징으로 하는 칩 스케일 패키지를 제공하여 대량 생산이 가능하고, 일반적인 반도체 칩을 사용하여 공정이 단순하며, 전기적 연결을 와이어 본딩 하는 방법으로 진행함으로써 기존의 장비들과 기술을 이용할 수 있는 이점(利點)을 가지고 있다.The present invention relates to a chip scale package, and more particularly, to a semiconductor chip having a plurality of bonding pads. Wherein a plurality of substrate pads and ball pads are formed on the substrate by conductive metal of a thin film and a substrate circuit line is electrically connected to the substrate pads and the ball pads, And a protective film for cutting off and protecting the periphery of the upper surface of the pads and the upper surface of the substrate circuit line; Bonding means for bonding and fixing the semiconductor chip and the CSP nonconductive substrate; Electrical connection means for electrically connecting the scribe bonding pads and the corresponding substrate pads; Sealing means for protecting the electrically connected portion; Solder balls formed on the ball pad; The present invention provides a chip scale package that can be mass-produced, uses a general semiconductor chip and has a simple process, and conducts wire bonding of an electrical connection, thereby making it possible to use existing equipment and techniques It has advantages.
Description
제 1도는 종래 기술에 따른 칩 스케일 패키지의 단면도.1 is a cross-sectional view of a chip scale package according to prior art;
제 2도는 종래 기술에 따른 칩 스케일 패키지의 단면도.FIG. 2 is a cross-sectional view of a prior art chip scale package. FIG.
제 3도는 본 발명에 의한 창이 형성된 세라믹 기판의 사시도 .FIG. 3 is a perspective view of a ceramic substrate on which a window is formed according to the present invention; FIG.
제 4도는 본 발명에 의한 창이 형성된 세라믹 기판을 이용한 칩 스케일 패키지의 사시도.4 is a perspective view of a chip scale package using a ceramic substrate on which a window according to the present invention is formed;
제 5도는 제4도 5-5'선의 단면도.FIG. 5 is a cross-sectional view of FIG.
제 6도 내지 제 8도는 본 발명에 따른 다른 예시 단면도.6 to 8 are other exemplary sectional views according to the present invention.
* 도면의 주요 부분에 대한 부호 설명DESCRIPTION OF REFERENCE NUMERALS
10 : 칩 12 : 본딩 패드10: chip 12: bonding pad
15 : 와이어 패턴 20 :C4 솔더 볼15: wire pattern 20: C4 solder ball
30 : 케패시터 40 : 접착제30: Capacitor 40: Adhesive
50 : 세라믹 기판 55 : 기판 회로선50: ceramic substrate 55: substrate circuit line
60 : 솔더 볼 65 : 범프60: solder ball 65: bump
70 : 캡 80 : 성형 수지70: cap 80: molding resin
120 : 접착제 125 : 밀봉 수지120: Adhesive 125: Sealing resin
130 : 본딩 와이어 140 : 기판 패드130: bonding wire 140: substrate pad
145 : 기판 회로선 150 : 세라믹 기판145: substrate circuit line 150: ceramic substrate
165 : 볼 패드 170 : 창(window)165: ball pad 170: window
180 : 성형 수지 185 : 금속 캡180: Molded resin 185: Metal cap
190 : 히트 싱크190: Heatsink
본 발명은 반도체 칩 스케일 패키지(chip scale package : 이하 CSP라 칭한다)에 관한 것으로서, 보다 상세하게는 창(window), 볼 패드, 기판 본딩 패드 및 기판 회로선으로 이루어진 박막의 세라믹(ceramic) 기판(substrate)을 이용하여 대량 생산이 가능한 CSP의 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip scale package (hereinafter referred to as CSP), and more particularly, to a thin ceramic substrate composed of a window, a ball pad, a substrate bonding pad, substrate for mass production of CSP.
CSP는 칩보다 약간 크거나 칩과 거의 동일한 크기의 패키지를 말하는 것으로서, 최근에는 각사(各社)에서 개발하고 있는 패키지이며, 가벼운 개인용 통신기 및 휴대용 전자기기에 쓰임새가 클 것으로 예상되는 패키지이다.CSP refers to a package that is slightly larger than the chip or about the same size as the chip. Recently, it is a package developed by each company and is expected to be used for a light personal communication device and a portable electronic device.
그러나, 아직까지 CSP는 대량생산이 이루어지지 않고, 이는 신뢰성의 데이터(data)부족과 솔더(solder)의 연결 문제 및 0.5mm 이하의 피치(pitch)에 대한 실장 기술의 신뢰성 문제와 표준화가 되지 않은 문제점들에 기인한다.However, CSP has not been mass-produced yet. This is due to the lack of reliability data, the problem of solder connection, reliability of mounting technology for pitches of 0.5 mm or less, Problems.
그리고, 무엇보다도 CSP는 고가의 원가 비용과 기술적인 문제가 양산 체제를 이루는데 가장 큰 단점으로 작용하고 있다.And most of all, CSP is the biggest disadvantage of expensive cost and technical problems in mass production system.
이하, 제 1도 및 제 2도를 참조하여 종래의 기술인 CSP에 대하여 설명하고자 한다.Hereinafter, a conventional CSP will be described with reference to FIGS. 1 and 2.
먼저, 제 1도는 IBM사(社)의 CSP의 단면을 나타낸 것으로서, 구조는 세라믹 기판(50)위에 칩(10)과 캐패시터(30)가 C4(controlled collapse chip connection) 솔더 볼(20)에 의해 접착되어 있다.FIG. 1 is a cross-sectional view of a CSP of the IBM company. The structure of the CSP is shown in FIG. 1. The chip 10 and the capacitor 30 are formed on a ceramic substrate 50 by a controlled collapse chip connection (C4) solder ball 20 Respectively.
이는 플립(filp) 칩 본딩 방법으로 상기 칩(10)과 상기 완충 캐패시터(30)를 상기 세라믹 기판(50)에 접착하며, 상기 칩(10) 뒷면에는 열 접착성 접착제(40)를 붙이고, 상기 칩(10)과 상기 완충 캐패시터(30)는 캡(cap)(70)으로 봉합되어 있다.This is accomplished by bonding the chip 10 and the buffer capacitor 30 to the ceramic substrate 50 by a flip chip bonding method and attaching a thermally adhesive 40 to the backside of the chip 10, The chip 10 and the buffer capacitor 30 are sealed with a cap 70.
상기 세라믹 기판(50)은 기판 회로선(55)을 통한 전기 신호가 솔더 볼(60)과 연결되며, 상기 솔더 볼(60)을 이용하여 기판에 실장 하는 구조를 가지고 있다.The ceramic substrate 50 has a structure in which an electric signal through the substrate circuit line 55 is connected to the solder ball 60 and is mounted on the substrate using the solder ball 60.
그러나, 이와 같은 구조에서는 패키지의 크기가 크고 공정이 양산에 적합하지 않으며, 상기 세라믹 기판(50) 하면에 형성되어 있는 실장용 상기 솔더 볼(60)의 직경이 약 0.25mm 크기를 사용하였음에도 불구하고, 그 패키지의 두께가 약 3.4mm 정도 되는 결점(缺點)이 있다.However, even though the size of the package is large and the process is not suitable for mass production and the diameter of the solder ball 60 for mounting formed on the lower surface of the ceramic substrate 50 is about 0.25 mm , There is a defect that the thickness of the package is about 3.4 mm.
또한, 알루미늄(Al) 재질의 상기 캡(70)과 다층의 상기 세라믹 기판(50)을 사용하여 원가가 높다는 단점이 있으며, 이로 인하여 양산에 어려움이 많고 큰 사이즈로 인하여 근래의 반도체 패키지의 소형. 경량화 경향에 부합되지 않는다. 또, 다수 개의 입. 출력 단자가 필요한 칩에서는 적당하나, 입. 출력 단자가 적은 소형의 칩에서는 장점이 없다.In addition, there is a disadvantage in that the cost is high due to the use of the cap (70) of aluminum (Al) and the ceramic substrate (50) of multiple layers, so that it is difficult to mass-produce. It does not meet the tendency to be lightweight. In addition, It is suitable for chips requiring output terminals. There is no advantage in a small chip with a small output terminal.
제 2도는 종래 기술에 따른 또 다른 CSP의 단면도로서, 미쓰비쉬(Mitsubishi)사에 의해 개발된 CSP로서 칩(10) 상면에 형성된 본딩 패드들(12)과 실장 되어 외부와 전기적으로 연결하는 범프(65)가 와이어 패턴(15)으로 연결되어 있는 구조를 보여준다.FIG. 2 is a cross-sectional view of another CSP according to the related art, which is a CSP developed by Mitsubishi, which is mounted on the bonding pads 12 formed on the upper surface of the chip 10, 65 are connected by a wire pattern 15.
그리고, 제 2도는 도시된 CSP에서는 상기 범프(65)의 말단 부가 외부로 돌출 되도록 상기 칩(10)과 전기적 연결 부위가 성형 수지(80)에 의하여 봉지 되어 있다.In the CSP shown in FIG. 2, the electrical connection portion with the chip 10 is sealed by the molding resin 80 so that the distal end of the bump 65 protrudes to the outside.
상기의 CSP를 제조하는 방법을 간단히 설명하면, 상기 칩(10) 상면에 전극 패드(도면에 도시 안됨)를 형성하고, 그 패드와 상기 전기 본딩 패드(12)간을 와이어 패턴(15)으로 연결하고, 상기 전극 패드에 상기 범프(65)를 형성한다.A method of manufacturing the CSP will be described briefly. An electrode pad (not shown) is formed on the top surface of the chip 10, and a wire pattern 15 is formed between the pad and the electric bonding pad 12 And the bumps 65 are formed on the electrode pads.
그리고, 상기 범프(65)가 형성되어 있는 곳을 제외한 부위에 패시배이션층과 상기 성형 수지(80)를 형성한 후, 다시 상기 범프에 솔더 볼을 형성하여 완성하는 공정으로 이루어져 있다.Then, the passivation layer and the molding resin 80 are formed on the portions other than the portions where the bumps 65 are formed, and then the solder balls are formed on the bumps to complete the process.
그러나, 상기와 같은 CSP의 제조 방법은 범프 형성 공정을 두 번이나 거쳐야 하고, 와이어 패턴 및 범프 패드가 형성되기 위해서는 칩 제조 공정(wafer fabrication)을 실시하여야 하며, 이는 표준 칩을 사용하기 곤란하다고 하는 단점의 원인이 된다.However, in the manufacturing method of the CSP as described above, the bump forming process has to be performed twice. In order to form the wire pattern and the bump pad, a wafer fabrication process must be performed. It is a cause of disadvantages.
상기 기술한 두 가지 형태의 CSP는 모두 원가 부담이 크고, 양산이 어려운 단점들이 있었다.Both of the above-described CSPs have a disadvantage in that the cost burden is large and mass production is difficult.
따라서, 본 발명의 목적은 상기 전술한 CSP의 단점들을 극복하기 위하여 복잡한 제조 공정을 회피하고 간단한 구조를 이루어 저렴한 생산비용과 신뢰성 및 열 방출 효과등이 우수한 CSP를 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a CSP which avoids a complicated manufacturing process to overcome the disadvantages of the CSP described above and which has a simple structure, and is excellent in low production cost, reliability, and heat emission effect.
상기 목적을 달성하기 위하여, 창이 형성되어 있는 부도체 기판; 그 부도체 기판 상에 전도성 금속 박막으로 형성된 복수 개의 기판 패드들; 상기 부도체 기판상에 전도성 금속 박막으로 형성된 복수 개의 볼 패드들; 상기 기판 패드들과 상기 볼 패드들 간을 전기적으로 연결하는 기판 회로선; 상기 볼 패드들 및 상기 기판 패드들의 주변 상면과, 상기 기판 회로선 상면을 절연 및 보호하기 위한 보호막; 들을 포함하는 것을 특징으로 하는 CSP용 기판을 제공한다.To achieve the above objects, there is provided a semiconductor device comprising: a nonconductive substrate on which a window is formed; A plurality of substrate pads formed of a conductive metal film on the non-conductive substrate; A plurality of ball pads formed of a conductive metal thin film on the nonconductive substrate; A substrate circuit line electrically connecting the substrate pads to the ball pads; A protective film for insulating and protecting the peripheral upper surface of the ball pads and the substrate pads and the upper surface of the substrate circuit line; And a substrate for a CSP.
또한, 상기 다른 목적을 달성하기 위하여 복수 개의 본딩 패드들을 갖고 있는 반도체칩; 창이 부도체 기판상에 형성되어 있고, 복수 개의 기판 패드들과 볼 패드들이 박막의 전도성 금속으로 상기 기판상에 형성되어 있고, 기판 회로선이 상기 기판 패드들과 상기 볼 패드들을 각기 전기적으로 대응되어 연결되어 있고, 보호막이 상기 패드들 상면 주변과 상기 기판 회로선 상면을 절연 및 보호하고 있는 CSP용 부도체 기판; 상기 반도체 칩과 상기 CSP용 부도체 기판을 접착 고정하는 접착 수단; 상기 본딩 패드들과 각각 대응되는 상기 기판 패드들을 전기적으로 연결하기 위한 전기적 연결 수단; 상기 전기적 연결 부위를 보호하기 위한 봉지 수단; 상기 볼 패드 상에 형성된 솔더 볼들; 을 포함하는 것을 특징으로 하는 칩 스케일 패키지를 제공하는 데 있다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor chip having a plurality of bonding pads; Wherein a plurality of substrate pads and ball pads are formed on the substrate by conductive metal of a thin film and a substrate circuit line is electrically connected to the substrate pads and the ball pads, And a protective film insulates and protects the periphery of the upper surface of the pads and the upper surface of the substrate circuit line; Bonding means for bonding and fixing the semiconductor chip and the CSP nonconductive substrate; Electrical connection means for electrically connecting the substrate pads respectively corresponding to the bonding pads; Sealing means for protecting the electrically connected portion; Solder balls formed on the ball pad; And a chip scale package.
이하, 본 발명은 도면을 참조하여 보다 상세하게 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the drawings.
제 3도는 본 발명에 의한 창이 형성된 세라믹 기판의 사시도 이다.FIG. 3 is a perspective view of a ceramic substrate on which a window according to the present invention is formed; FIG.
제 4도는 본 발명에 의한 창이 형성된 세라믹 기판을 이용한 칩 스케일 패키지의 사시도 이다.FIG. 4 is a perspective view of a chip scale package using a ceramic substrate on which a window according to the present invention is formed.
제 5도는 제4도 5-5'선의 단면도이다.FIG. 5 is a cross-sectional view of FIG.
제 6도 내지 제 8도는 본 발명에 따른 다른 예시 단면도이다.6 to 8 are other exemplary sectional views according to the present invention.
먼저, 제 3도를 설명하면, 세라믹 기판(ceramic substrate)(150) 상에 칩의 본딩 패드들이 노출될 창(window)(70)이 형성되어 있으며 상기 창(170)의 위치는 칩상에 형성된 본딩 패드들의 위치에 따라 결정할 수 있다.3, a window 70 is formed on a ceramic substrate 150 to expose bonding pads of the chip, and the position of the window 170 is formed by a bonding Can be determined according to the positions of the pads.
즉, 칩 상에 형성된 본딩 패드들의 위치가 가운데 있으면 상기 창(170)을 상기 세라믹 기판(150) 중앙에 형성하고, 본딩 패드들이 칩의 가장자리에 위치하면 창을 상기 세라믹 기판(150)의 가장자리에 형성할 수 있다.That is, if the positions of the bonding pads formed on the chip are at the center, the window 170 is formed at the center of the ceramic substrate 150. When the bonding pads are positioned at the edge of the chip, a window is formed on the edge of the ceramic substrate 150 .
그리고, 복수 개의 기판 패드들(140)과 볼 패드들(165)이 상기 세라믹 기판(150)상에 전도성 금속 박막으로 형성되며, 상기 기판 패드들(140)은 칩상에 형성된 본딩 패드들과 전기적으로 대응되도록 형성되어 있다.A plurality of substrate pads 140 and ball pads 165 are formed on the ceramic substrate 150 as a conductive metal thin film and the substrate pads 140 are electrically connected to bonding pads formed on a chip Respectively.
또한, 기판 회로선들(145)이 상기 기판 패드들(140)과 대응되는 볼 패드(165)들을 전기적으로 연결되도록 금속 박막 패턴으로 형성되어 있고, 상기 볼 패드들(165) 및 상기 기판 패드들(140)의 주변 상면과, 기판 회로선(145) 상면을 절연 및 보호하기 위한 보호막(도면에 도시 안됨)이 형성되어 있다.The substrate circuit lines 145 are formed in a metal thin film pattern such that the substrate pads 140 and the corresponding ball pads 165 are electrically connected to each other, and the ball pads 165 and the substrate pads (Not shown) for insulating and protecting the upper surface of the substrate circuit line 145 and the peripheral upper surface of the substrate circuit line 140 are formed.
또한, 상기 세라믹 기판(150)은 전기가 통하지 않는 부도체의 재료이며, PVC(poly vinyl chloride) 등과 같은 다른 부도체의 재료로도 형성할 수 있으며, 상기 세라믹 기판(150)의 두께는 약 0.2 - 0.6mm 의 두께로 형성되어 있다.The ceramic substrate 150 may be formed of a nonconductive material such as polyvinyl chloride (PVC) or the like. The thickness of the ceramic substrate 150 may be about 0.2-0.6 mm. < / RTI >
상기 세라믹 기판(170)의 크기는 칩보다 조금 크게 하거나 칩과 같은 크기로 성형하며, 상기 기판 패드(140)는 와이어 본딩 등의 전기적 연결을 실시한 후, 그 본딩 부분을 포팅(potting) 하거나 리드(lid)로 실링(sealing)을 실시 할 수 있다.The size of the ceramic substrate 170 may be slightly larger than the size of the chip or may be formed to the same size as the chip. The substrate pad 140 may be electrically connected by wire bonding or the like, sealing can be performed with a lid.
또한, 솔더 볼은 상기 볼 패드(165) 상면에 형성되어 외부와 전기적 신호 전달 및 기판 실장이 가능한 형태를 이룰 수 있으며, 이때 칩의 본딩 패드들이 가운데 있을 경우 최대의 면적 상승 효과를 나타낸다.In addition, the solder ball may be formed on the top surface of the ball pad 165 to be capable of transmitting electrical signals and mounting the substrate to the outside. In this case, when the bonding pads of the chip are in the middle, the maximum area increase effect is exhibited.
상기 보호막은 각각의 재료에 알맞게 산화 알루미늄(Al2O3)2등의 물질로 코팅(coating) 되거나, 폴리 이미드(poly-imide)테이프 등을 사용할 수 있으며, 상기 코팅의 두께가 약 0.1mm 정도로 되도록 코팅 된다.The protective film may be coated with a material such as aluminum oxide (Al 2 O 3 ) 2 or a polyimide tape or the like in accordance with each material. The thickness of the protective film may be about 0.1 mm .
본 발명에 의한 CSP용 상기 세라믹 기판(150)은 한 층으로 형성되어 있으므로, 상기 기판 회로선(145)의 밀도를 조밀하게 할 수 있으며, 이는 상기 창(170)의 주변에 각 패턴(pattern)의 피치(pitch)도 조밀하게 할 수 있고, 이는 원가가 절감되는 이점(利點)을 가지고 있다.Since the ceramic substrate 150 for a CSP according to the present invention is formed in one layer, the density of the substrate circuit lines 145 can be made compact, The pitch of the magnetic recording medium can be dense, which has the advantage of reducing the cost.
즉, 상기 볼 패드들(165)의 피치(pitch)는 0.5mm - 1.5mm로 할 수 있으며, 그 피치가 0.5mm의 경우 그 면적이 1㎠ 기판에 400 개의 입.출력 단자를 형성하는 것이 가능하며, 이는 입.출력 단자 수의 제약은 거의 없어지는 것이다.That is, the pitch of the ball pads 165 may be 0.5 mm to 1.5 mm, and when the pitch is 0.5 mm, the area of the ball pads 165 may be 400 cm in / , Which means that there is almost no restriction on the number of input / output terminals.
제 4도 및 제5도는, 본 발명자가 제시한 제 3도와 같은 CSP용 세라믹 기판을 이용한 CSP를 보여주는 것으로서, 상기 세라믹 기판(150)의 하면에 칩(10)이 접착제(120)로 접착 고정되어 있다.FIGS. 4 and 5 illustrate a CSP using a ceramic substrate for CSP according to the third aspect of the present invention. The chip 10 is adhered and fixed to the lower surface of the ceramic substrate 150 with an adhesive 120 have.
상기 접착제(120)로는 일반적인 폴리 이미드(poly imide) 테이프 또는 접착성 에폭시수지 등이 사용되며, 이들 접착제(120)에 의해 상기 칩(10)과 상기 기판(150)을 접착 고정한다.A general polyimide tape or adhesive epoxy resin or the like is used as the adhesive 120 and the chip 10 and the substrate 150 are adhered and fixed by these adhesives 120.
그리고, 와이어(130)는 패드(12)와 기판 패드(140)간을 전기적으로 연결하고 있으며, 상기 전기적 연결 부위는 성형 수지(180)에 의하여 봉지 되어 외부 환경으로부터 보호하도록 되어 있다.The wire 130 is electrically connected between the pad 12 and the substrate pad 140. The electrical connection portion is sealed by the molding resin 180 to protect it from the external environment.
또한, 상기 볼 패드(165) 상면에 솔더 볼(160)을 형성하여 외부와 전기적 연결 및 실장이 가능한 형태로 되어 본 발명에 의한 CSP가 완성되어 있다.In addition, a solder ball 160 is formed on the top surface of the ball pad 165 so that the CSP can be electrically connected and mounted to the outside, thereby completing the CSP of the present invention.
또한, 본 발명에 따른 다른 CSP 변형예의 단면도인 제 6도 내지 제 8도를 설명하면, 제 6도는 제 5도와 상기 동일한 세라믹 기판(150)에 상기 칩(10)이 접착 고정되어 있고, 상기 와이어들(130)이 상기 본딩 패드들(12)과 상기 기판 패드들(140)을 전기적으로 연결되어 있다.6 through 8, which are cross-sectional views of another CSP modification example according to the present invention, the chip 10 is adhered and fixed to the same ceramic substrate 150 as in FIG. 6 and FIG. The bonding pads 12 and the substrate pads 140 are electrically connected to each other.
그러나, 상기 전기적 연결 부위를 보호하기 위한 부분이 금속 리드(lid)(185)로 봉합되어 있으며, 상기 금속 리드(185)는 열을 용이하게 방출할 수 있는 장점을 가지고 있다.However, the portion for protecting the electrical connection portion is sealed with a metal lid 185, and the metal lead 185 has an advantage of easily releasing heat.
즉, 전기적 연결 부위를 보호하기 위한 방법으로 가격이 저렴한 플라스틱(plastic)계 수지를 사용하거나, 열 방출이 목적인 경우 금속을 사용할 수 있으며, 세라믹 리드 등을 사용하여 열팽창계수의 불일치가 되지 않도록 할 수 있다.In other words, a plastic resin which is inexpensive in price can be used as a method for protecting the electrical connection part, or a metal can be used for the purpose of releasing heat, and the thermal expansion coefficient can be prevented from being inconsistent by using a ceramic lead or the like have.
또한, 밀봉 수지(125)는 상기 칩(10)과 상기 세라믹 기판(150)이 접착되는 부위를 봉합하여 외부 환경으로부터 CSP를 보호하는 역할을 강화한다.In addition, the sealing resin 125 reinforces the role of protecting the CSP from the external environment by sealing a portion where the chip 10 and the ceramic substrate 150 are bonded.
제 7도는 상기 세라믹 기판(150)의 크기가 상기 칩(10)의 크기가 같도록 형성하여 최소한의 패키지의 형태를 취할 수 있도록 한 본 발명에 따른 예시도 이며, 제 8도는 상기 칩(10) 하면에 히트 싱크(190)를 부착한 것이다.7 shows an example according to the present invention in which the size of the ceramic substrate 150 is equal to the size of the chip 10 so as to take the form of a minimum package. And a heat sink 190 is attached to the lower surface.
즉, 상기 칩(10) 하면에 상기 히트 싱크(190)를 부착하여 고열이 발생하는 고속 칩 및 파워(power) 칩 등에서도 이용 할 수 있는 구조를 형성한 것이다.That is, the heat sink 190 is attached to the lower surface of the chip 10 to form a structure that can be used in a high-speed chip or a power chip in which a high temperature is generated.
본 발명에 따르면, CSP는 일반적인 백 랩(back lap)공정을 거쳐 칩의 두께가 300㎛이고, 세라믹 기판의 두께가 300㎛이면, 접착제 층을 포함하여 0.65mm 두께까지 형성할 수 있다.According to the present invention, the CSP can be formed to a thickness of 0.65 mm, including an adhesive layer, if the thickness of the chip is 300 μm through a general back lap process and the thickness of the ceramic substrate is 300 μm.
따라서, 본 발명에 의한 CSP는 일반적인 반도체 칩을 사용하므로 공정이 단순하며, 전기적 연결을 와이어 본딩 하는 방법으로 진행함으로써 기존의 장비들과 기술을 이용할 수 있는 이점(利點)을 가지고 있다.Therefore, the CSP according to the present invention uses a general semiconductor chip, so that the process is simple, and the electrical connection is performed by a wire bonding method, which has an advantage of using existing equipment and technology.
또한, 패키지 구조상으로도 볼 패드를 사용하므로, 그 볼 패드의 입. 출력 단자 수가 충분하여 다기능 칩의 대응이 용이하며, 칩 크기와 대비하여 패키지의 면적이 100% - 120%로 밀도가 높아 패키지의 소형화와 경량화에 적합한 구조를 제공한다.In addition, since the ball pads are used also in the package structure, It has enough output terminals to cope with multifunctional chip. It has a high density with a package area of 100% - 120% as compared with chip size, thus providing a structure suitable for miniaturization and weight reduction of a package.
Claims (18)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960022929A KR0176114B1 (en) | 1996-06-21 | 1996-06-21 | Ceramic substrate and chip scale package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960022929A KR0176114B1 (en) | 1996-06-21 | 1996-06-21 | Ceramic substrate and chip scale package |
Publications (2)
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| KR980006158A KR980006158A (en) | 1998-03-30 |
| KR0176114B1 true KR0176114B1 (en) | 1999-03-20 |
Family
ID=19462882
Family Applications (1)
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|---|---|---|---|
| KR1019960022929A KR0176114B1 (en) | 1996-06-21 | 1996-06-21 | Ceramic substrate and chip scale package |
Country Status (1)
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-
1996
- 1996-06-21 KR KR1019960022929A patent/KR0176114B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006158A (en) | 1998-03-30 |
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