KR0182510B1 - Chip scale package using tab tape - Google Patents
Chip scale package using tab tape Download PDFInfo
- Publication number
- KR0182510B1 KR0182510B1 KR1019960003954A KR19960003954A KR0182510B1 KR 0182510 B1 KR0182510 B1 KR 0182510B1 KR 1019960003954 A KR1019960003954 A KR 1019960003954A KR 19960003954 A KR19960003954 A KR 19960003954A KR 0182510 B1 KR0182510 B1 KR 0182510B1
- Authority
- KR
- South Korea
- Prior art keywords
- chip
- bonding pads
- scale package
- chip scale
- electrically connected
- Prior art date
Links
- 239000012790 adhesive layer Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000004642 Polyimide Substances 0.000 claims description 3
- 230000004907 flux Effects 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 11
- 238000000465 moulding Methods 0.000 abstract description 4
- 239000011347 resin Substances 0.000 abstract description 4
- 229920005989 resin Polymers 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000007789 sealing Methods 0.000 abstract description 2
- 229910000679 solder Inorganic materials 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229920001971 elastomer Polymers 0.000 description 1
- 239000000806 elastomer Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004148 unit process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 발명은 칩 스케일 패키지에 관한 것으로, 칩의 본딩 패드들의 배치에 대응되도록 탭 테이프를 제작하여, 그 칩과 탭 테이프를 전기적 연결하여 패키지를 제작함으로써, 통상적인 탭 테이프를 사용하고 있기 때문에 종래 반도체 제조 장치가 그대로 이용되고, 상기 전기적 연결 부분을 보호하기 위해서 성형 수지와 같은 봉지 수단이 요구되지 않기 때문에 패키지 제조 단가를 낮출 수 있는 장점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a chip scale package, and a conventional semiconductor tape is used because a tab tape is manufactured to correspond to an arrangement of bonding pads of a chip, and the chip and the tab tape are electrically connected to fabricate a package. The manufacturing apparatus is used as it is, there is an advantage that can lower the package manufacturing cost because no sealing means such as molding resin is required to protect the electrical connection portion.
Description
제1도는 종래 기술의 일실시예에 의한 테세라(Tessera) 사(社)의 칩 스케일 패키지를 나타내는 단면도.1 is a cross-sectional view showing a chip scale package of Tessera Corporation according to one embodiment of the prior art.
제2도는 종래 기술의 다른 실시예에 의한 미찌비시(Mitsubishi)사의칩 스케일 패키지의 일 부분을 절개하여 내부를 나타내는 사시도.Figure 2 is a perspective view showing the inside by cutting a portion of the chip scale package of Mitsubishi Corporation according to another embodiment of the prior art.
제3도는 본 발명의 일 실시예에 의한 탭 테이프를 적용한 칩 스케일 패키지를 나타내는 단면도.3 is a cross-sectional view illustrating a chip scale package to which a tab tape according to an embodiment of the present invention is applied.
제4도는 제3도의 탭 테이프를 나타내는 사시도.4 is a perspective view showing the tab tape of FIG.
제5도는 제4도의 A-A선을 따라 자른 단면도.5 is a cross-sectional view taken along the line A-A of FIG.
제6도는 제3도의 칩을 나타내는 평면도.6 is a plan view of the chip of FIG.
제7도는 제6도의 B-B선을 따라 자른 단면도.7 is a cross-sectional view taken along the line B-B of FIG.
제8도는 본 발명의 다른 실시예에 의한 탭 테이프를 적용한 칩 스케일 패키지를 나타내는 단면도.8 is a cross-sectional view showing a chip scale package to which a tab tape according to another embodiment of the present invention is applied.
제9도는 제8도의 탭 테이프를 나타내는 사시도.FIG. 9 is a perspective view of the tab tape of FIG. 8. FIG.
제10도는 제9도의 C-C선을 따라 자른 단면도.10 is a cross-sectional view taken along the line C-C of FIG.
제11도는 제8도의 칩을 나타내는 평면도.11 is a plan view showing a chip of FIG.
제12는 제11도의 D-D선을 따라 자른 단면도.12 is a cross-sectional view taken along the line D-D of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
210, 410 : 지지부 230, 430 : 리드부210, 410: support portion 230, 430: lead portion
240, 440 : 절연 필름 300, 500 : 탭 테이프240, 440: insulating film 300, 500: tab tape
310, 510 : 칩 312, 512 : 본딩 패드310, 510: chip 312, 512: bonding pad
314, 514 : 범프 400, 600 : 패키지314, 514: bump 400, 600: package
본 발명은 칩 스케일 패키지에 관한 것으로, 더욱 상세하게는 패턴닝된 탭 테이프와 칩을 직접 전기적 연결함으로써, 상기 칩 크기에 유사한 패키지를 구현할 수 있는 동시에 종래의 반도체 제조 장비를 이용할 수 있는 탭 테이프를 적용한 칩 스케일 패키지에 관한 것이다.The present invention relates to a chip scale package, and more particularly, by directly connecting a patterned tab tape and a chip, a tape similar to that of the chip size can be realized while using a conventional semiconductor manufacturing equipment. The present invention relates to an applied chip scale package.
시스템의 경박 단소의 추세에 맞추어 그에 실장도는 패키지의 크기도 경박 단소가 추구되고 있다.In accordance with the trend of light and small short of the system, the package size and the light and small short are also pursued.
그러나, 통상적인 패키지에 있어서, 칩의 크기에 비해서 패키지 몸체의 크기가 상대적으로 더 크고, 더 두껍기 때문에 상기의 목적을 달성하기에는 곤란하다.However, in a conventional package, it is difficult to achieve the above object because the size of the package body is relatively larger and thicker than the size of the chip.
따라서, 상기의 목적을 달성하기 위한 한 방편으로 제안된 방법이 칩만을 실장하는 방법으로 COB(chip on board)나 플립 칩이 있으나, 이 방법들은 그 실장되는 칩이 번인 검사(burn-in test)와 같은 신뢰성 검사가 완전히 진행되지 않은 상태에서 실장되기 때문에 실장 완료 후에 발견되는 칩 불량의 경우에 재작업이나 복구가 곤란한 단점을 내포하고 있다.Therefore, a method proposed to achieve the above object is a chip on board (COB) or a flip chip as a method of mounting only a chip, but these methods are burn-in test. Since the reliability check is not carried out completely, it is difficult to rework or recover in the case of chip defects found after the completion of the mounting.
결국, 신뢰성을 보장할 수 있는 동시에 칩 크기에 대응되는 패키지의 개발이 요구되고 있다.As a result, it is required to develop a package capable of ensuring reliability and corresponding to chip size.
최근 몇몇 제조 회사에서 추진되고 있는 소위, 칩 스케일 패키지(chip scale package, 이하 CSP라 한다)는 베어 칩(bare chip)과 거의 같은 크기임에도 불구하고, 최종 사용자(end user)에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술(surface mount technology)을 이용할 수 있기 때문에 전자기기의 소형·박형화, 다기능화를 도모할 수 있는 장점을 갖는다.The so-called chip scale package (CSP), which is being promoted by several manufacturing companies in recent years, is almost the same size as bare chips, but is known to end users as a known good die. Since it can be supplied as a good die, and conventional surface mount technology can be used, the electronic device can be miniaturized, thinned, and multifunctional.
그러나, 통상적인 CSP를 구현하기 위해서 막대한 신규 장비의 구입 및 그 패키지의 제조에 있어서 제조 단가가 높은 단점을 내포하고 있다.However, in order to implement a conventional CSP, there is a disadvantage in that the manufacturing cost is high in the purchase of enormous new equipment and manufacture of the package.
제1도는 종래 기술의 일 실시예에 의한 테세라(Tessera) 사(社)의 CSP를 나타내는 단면도이다.1 is a cross-sectional view showing a CSP of Tessera Corporation according to an embodiment of the prior art.
제1도를 참조하면, 종래 기술의 CSP(100)는 칩(10)의 하부면 상에 형성된 본딩 패드들(12)이 그들(12)에 각기 대응되는 플랙시블(flexible) 패턴(20)과 전기적 연결되어 있다.Referring to FIG. 1, the CSP 100 according to the related art includes a flexible pattern 20 in which bonding pads 12 formed on the bottom surface of the chip 10 respectively correspond to them 12. It is electrically connected.
그리고, 상기 플랙시블 패턴(20)의 하부 상에 관통 구멍들을 갖는 폴리이미드 재질의 절연 피름(40)이 부착되어 있으며, 상기 플랙시블 패턴(20)과 그 각기 솔더범프들(60)은 표면에 전도성 물질이 코팅된 관통 구멍들에 의해 각기 전기적 연결되는 구조를 갖는다.In addition, an insulating film 40 made of polyimide material having through holes is attached to a lower portion of the flexible pattern 20, and the flexible pattern 20 and the solder bumps 60 are formed on a surface thereof. The conductive material has a structure in which each is electrically connected by coated through holes.
여기서, 상기 칩(10)의 하부 면상의 본딩 패드들(12)이 형성되지 않는 부분과 상기 플랙시블 패턴(20)의 사이에 엘라스토머(elastomer)(30)가 개재되어 있다.Here, an elastomer 30 is interposed between the portion where the bonding pads 12 on the lower surface of the chip 10 are not formed and the flexible pattern 20.
그리고, 상기 칩(10)은 핸들링 링(50)에 의해 고정되어 있으며, 칩(10)의 하부면은 상기 핸들링 링(50)에 대하여 노출되어 있는 구조를 갖는다.The chip 10 is fixed by the handling ring 50, and the lower surface of the chip 10 is exposed to the handling ring 50.
이와 같은 구조를 갖는 패키지는, 일종의 μ BGA 패키지로써 번인 검사가 가능하며 고밀도 실장이 가능한 플립 칩의 상호접속 기술이다.A package having such a structure is a flip chip interconnect technology that enables burn-in inspection as a kind of μ BGA package and enables high density mounting.
또한, 고 열방출성과 다양한 검사에 대응되기 용이한 장점을 가지나 단위 공정별로 제조 단가가 높으며 표준화가 어려운 단점을 가지고 있다.In addition, it has the advantages of high heat dissipation and easy to cope with various inspections, but has a high manufacturing cost per unit process and difficult to standardize.
제2도는 종래 기술의 다른 실시예에 의한 미찌비시(Mitsubishi)사의 CSP의 일 부분을 절개하여 내부를 나타내는 사시도이다.FIG. 2 is a perspective view showing the inside by cutting a portion of Mitsubishi's CSP according to another embodiment of the prior art. FIG.
제2도를 참조하면, 종래 기술의 CSP(200)는 칩(110)의 상부면 상의 중심 부분에 형성된 본딩 패드들(112)이 그들(112)에 각기 대응되는 솔더 범프들(160)과 칩 상면에 형성되어 있는 회로 패턴들(120)에 의해 각기 전기적 연결되어 있으며, 상기 전기적 연결 부분을 외부의 환경으로부터 보호하기 위해서 성형수지(150)에 의해 봉지되어 있다.Referring to FIG. 2, the CSP 200 of the related art has a chip with solder bumps 160 having bonding pads 112 formed at a center portion on an upper surface of the chip 110 corresponding to them 112, respectively. Each is electrically connected by circuit patterns 120 formed on an upper surface, and is encapsulated by a molding resin 150 to protect the electrical connection part from an external environment.
여기서, 상기 솔더 범프들(160)은 상기 성형수지(150)의 대하여 노출되게 형성된 구조를 갖는다.Here, the solder bumps 160 have a structure formed to be exposed to the molding resin 150.
이와 같은 구조를 갖는 패키지는, 제1도에서 언급된 장점 이외에 회로 패턴이 형성되기 때문에 본딩 패드의 위치에 제한을 받지 않는 동시에 TSOP(thin small outline package)와 같은 신뢰성이 보장되는 장점을 갖으나, 상기 솔더 범프의 크기가 크기 때문에 초 다핀 대응이 곤란하며 웨이퍼 제조 공정에서 회로 패턴들을 제조하기 때문에 조립 공정이 복잡하며 공정별 제조 단가가 높은 단점이 있다.The package having such a structure has an advantage of ensuring reliability such as a thin small outline package (TSOP) without being limited to the position of the bonding pad because a circuit pattern is formed in addition to the advantages mentioned in FIG. Since the solder bumps are large in size, it is difficult to cope with ultra-high pins, and the assembly process is complicated and the manufacturing cost per process is high because circuit patterns are manufactured in the wafer manufacturing process.
따라서 본 발명의 목적은 탭 테이프를 이용하여 CSP를 구현함으로써, 종래 반도체 제조 장비를 그대로 이용할 수 있는 탭 테이프를 적용한 칩 스케일 패키지를 제공하는데 있다.Accordingly, an object of the present invention is to provide a chip scale package using a tap tape that can use a conventional semiconductor manufacturing equipment as it is by implementing a CSP using a tap tape.
상기 목적을 달성하기 위하여, 본 발명은 복수개의 본딩 패드를 갖는 칩과; 절연 필름, 하부 절연 접착제층, 상기 본딩 패드들에 각기 대응되어 각기 전기적 연결된 리드부들을 갖는 메탈 패턴층, 및 상기 칩의 본딩 패드들이 형성된 면과 접착된 상부 절연 접착제층이 순차적층된 탭 테이프; 상기 본딩 패드들과 그들에 각기 대응된 리드부들을 각기 전기적으로 연결시 키는 전기 전도성 범프; 및 상기 리드부들에 각기 대응되어 전기적 연결된 외부 접속 단자들;을 포함하는 것을 특징으로 하는 탭 테이프를 적용한 칩 스케일 패키지를 제공한다.In order to achieve the above object, the present invention is a chip having a plurality of bonding pads; A tab tape in which an insulating film, a lower insulating adhesive layer, a metal pattern layer having lead portions respectively corresponding to the bonding pads and electrically connected to each other, and an upper insulating adhesive layer adhered to a surface on which the bonding pads of the chip are formed; Electrically conductive bumps electrically connecting the bonding pads and the lead portions corresponding to the bonding pads; And external connection terminals electrically connected to the lead parts, respectively, to provide the chip scale package to which the tab tape is applied.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제3도는 본 발명의 일 실시예에 의한 탭 테이프를 적용한 칩 스케일 패키지를 나타내는 단면도이다.3 is a cross-sectional view illustrating a chip scale package to which a tab tape according to an embodiment of the present invention is applied.
제3도를 참조하면, 본 발명에 의한 CSP(400)는, 칩(310)의 하부면과 패턴닝된 탭 테이프(300)가 그 탭 테이프(300)의 최상층에 형성된 상부 절연 접착제층(260)을 열압착하여 접착되어 있으며, 상기 칩(310)의 하부면 상에 형성된 본딩 패드들(312)은 상기 상부 절연 접착제층(260)에 대하여 노출·형성된 구조를 갖는다.Referring to FIG. 3, the CSP 400 according to the present invention includes an upper insulating adhesive layer 260 having a lower surface of the chip 310 and a patterned tab tape 300 formed on the uppermost layer of the tab tape 300. ) Is bonded by thermocompression bonding, and the bonding pads 312 formed on the lower surface of the chip 310 have a structure exposed and formed with respect to the upper insulating adhesive layer 260.
그리고, 상기 본딩 패드들(312)은 그들(312)과 각기 대응된 탭 테이프(300)의 리드부들(230)과 각기 금 또는 솔더와 같은 전기 전도성 범프들(314)에 의해 전기적 연결되어 있다.In addition, the bonding pads 312 are electrically connected to the lead portions 230 of the tab tape 300 corresponding to them 312 by electrically conductive bumps 314 such as gold or solder, respectively.
또한, 상기 리드부(230)는 그(230)의 하부면 상에 플럭스(236)가 도포되어 있으며, 그 리드부들(230)은 상기 탭 테이프(300)의 노출된 홈들(270)을 통해서 삽입된 솔더 볼들과 같은 외부 접속 단자들(330)과 각기 대응되어 전기적 연결되어 있다.In addition, the lead portion 230 is a flux 236 is applied on the lower surface of the 230, the lead portion 230 is inserted through the exposed grooves 270 of the tab tape 300 Corresponding to the external connection terminals 330 such as solder balls are electrically connected.
그리고, 상기 탭 테이프(300)전체를 지지하기 위하여, 상기 리드부들(230)과 동일면 상에 지지부(210)가 형성되어 있다.In addition, in order to support the entirety of the tab tape 300, the support part 210 is formed on the same surface as the lead parts 230.
따라서, 각기 대응된 상기 칩(310)의 본딩 패드들(312), 리드부(230) 및 외부 접속 단자들(330)은 결과적으로 전기적 연결된 구조를 갖는다.Accordingly, each of the bonding pads 312, the lead unit 230, and the external connection terminals 330 of the chip 310 may have an electrically connected structure.
여기서, 각 칩(310) 및 탭 테이프(300)에 대한 상세한 설명은 후술하기로 한다.Here, a detailed description of each chip 310 and the tab tape 300 will be described later.
제4도는 제3도의 탭 테이프를 나타내는 사시도이다.4 is a perspective view showing the tab tape of FIG.
제5도는 제4도의 A-A선을 따라 자른 단면도이다.5 is a cross-sectional view taken along the line A-A of FIG.
제4도 및 제5도를 참조하면, 본 발명에 이용되는 탭 테이프(300)는 폴리이미드와 같은 절연 필름(240), 하부 절연 접착제층(250), 메탈 패턴층 및 상부 절연 접착제층(260)이 순차 적층된 4개의 층을 갖는 구조이다.4 and 5, the tab tape 300 used in the present invention includes an insulating film 240 such as polyimide, a lower insulating adhesive layer 250, a metal pattern layer, and an upper insulating adhesive layer 260. ) Is a structure having four layers stacked sequentially.
상기 매탈 패턴층은, 유연성이 있는 상기 탭 테이프(300)를 지지하도록 중심 부분에 형성된 지지부(210)와 실장될 칩과 전기적 연결되는 리드부(230)를 포함하는 구조를 갖는다.The metal pattern layer has a structure including a lead portion 230 electrically connected to a chip to be mounted on a support portion 210 formed at a center portion to support the flexible tab tape 300.
또한, 상기 지지부(210)는 전원(Vcc 또는 Vss)으로 활용하여 칩의 전기·전자적인 손실을 최대한 줄일 수 있도록 형성되어 있다.In addition, the support portion 210 is formed to reduce the electrical and electronic losses of the chip to the maximum by utilizing as a power source (Vcc or Vss).
여기서, 상기 리드부들(230)은 상기 지지부(210)와 이격되어 형성된 접속 단자들(234)과 그들(234)과 일체로 형성되어 있으며, 실장될 칩(310)의 본딩 패드들(312)과 각기 대응되어 전기적 연결되는 내부리드들(232)을 포함한다.(제3도 및 제6, 7도 참조)Here, the lead parts 230 are integrally formed with the connection terminals 234 formed to be spaced apart from the support part 210 and the 234, and the bonding pads 312 of the chip 310 to be mounted are connected to each other. Each of the inner leads 232 are electrically connected to each other (see FIGS. 3, 6, and 7).
그리고, 상기 리드부들(230)은 상기 탭 테이프(300)의 말단까지 더 연장·형성되어 상기 지지부(210)와 같은 기능을 한다.In addition, the lead parts 230 extend and form to the ends of the tab tape 300 to function as the support part 210.
상기 내부리드들(232)이 칩과의 전기적 연결되도록, 그들(232)의 상부에 적층·형성된 상부 절연 접착제층(260)의 좌우에 상기 내부리드들(232)의 일정 부분이 노출되도록 관통 부분(262)이 형성되어 있다.Through portions such that the inner leads 232 are electrically connected to the chip, and a portion of the inner leads 232 are exposed to the left and right of the upper insulating adhesive layer 260 stacked and formed on the upper portions of the 232. 262 is formed.
그리고, 상기 접속 단자들(234)의 소정 부분은 상기 테이프(240) 및 하부 절연 접착제층(250)에 노출되어 있으며, 그 단자들(234)의 하부면 상에 플럭스(flux;236)가 도포되어 있다.A predetermined portion of the connection terminals 234 is exposed to the tape 240 and the lower insulating adhesive layer 250, and a flux 236 is applied on the lower surfaces of the terminals 234. It is.
따라서, 상기 테이프(240) 및 하부 절연 접착제층(250)에 형성된 홈들(270)에 외부 접속 단자들이 각기 대응·삽입되어 상기 접속 단자들(234)과 전기적 연결되는 구조를 갖는다.Accordingly, the external connection terminals correspond to and are inserted into the grooves 270 formed in the tape 240 and the lower insulating adhesive layer 250, respectively, so that the external terminals are electrically connected to the connection terminals 234.
제6도는 제3도의 칩을 나타내는 평면도이다.6 is a plan view of the chip of FIG.
제7도는 제6도의 B-B선을 따라 자른 단면도이다.FIG. 7 is a cross-sectional view taken along line B-B of FIG. 6.
제6도 및 제7도를 참조하면,칩(310) 상부면 상의 좌우 말단부에 본딩 패드들(312)이 정렬 ·형성되어 있으며, 상기 칩(310)의 본딩 패드들(312)이 그들(312)에 각기 대응되는 상기 제1도~제4도에서 전술된 탭 테이프(300)의 접속 단자들(234)과 각기 전기적 연결되기 위하여, 그(312)의 상부면 상에 범프들(314)이 각기 적층·형성되어 있다.6 and 7, bonding pads 312 are aligned and formed at left and right end portions on the upper surface of the chip 310, and the bonding pads 312 of the chip 310 are formed on the chip 312. Bumps 314 are formed on the top surface of the 312 so as to be electrically connected to the connection terminals 234 of the tab tape 300 described above with reference to FIGS. 1 to 4, respectively. Laminated and formed, respectively.
그리고, 제8도~제12도에 나타나 있는 바와 같이, 본 발명의 다른 실시예인 CSP(600)는 본딩 패드들(512)이 칩(510)의 중심 부분에 정렬·형성되어 있으며, 그에 따라 그 칩(510)에 대응되어 탭 테이프(500)의 리드부들(430)의 위치가 변형 ·형성된 것 외에는 제3도~제7도에서 언급된 CSP(400)와 동일한 구조를 갖기 때문에 상세한 설명을 생략하기로 한다.8 to 12, in another embodiment of the present invention, in the CSP 600, bonding pads 512 are aligned and formed at the central portion of the chip 510. Since the positions of the lead portions 430 of the tab tape 500 are deformed and formed in correspondence with the chip 510, the detailed description is omitted since it has the same structure as the CSP 400 described in FIGS. 3 to 7. Let's do it.
상기 칩들(310)(510)의 구조에 있어서, 그 칩들(310)(510)의 본딩 패드들(312)(512)상면에 형성된 범프들(314)(514)은 웨이퍼 가공기 제작되거나, 상기 탭 테이프(300)(500)의 제작시 그 (300)(500)의 내부리드들(232)(432)에 형성시킬 수 있다.In the structure of the chips 310 and 510, bumps 314 and 514 formed on the bonding pads 312 and 512 of the chips 310 and 510 may be manufactured by a wafer processor or the tab. When the tapes 300 and 500 are manufactured, they may be formed on the inner leads 232 and 432 of the 300 and 500.
이와 같은 구조를 갖는 CSP는,CSP having such a structure,
① 통상적인 탭 테이프를 사용하고 있기 때문에 종래 반도체 제조 장치가 그대로 이용되고,(1) Since a conventional tap tape is used, a conventional semiconductor manufacturing apparatus is used as it is,
② 전기적 연결 부분을 보호하기 위해서 성형 수지와 같은 봉지 수단이 요구되지 않는 이점(利點)을 갖는다.② It has the advantage that no sealing means such as molding resin is required to protect the electrical connection part.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003954A KR0182510B1 (en) | 1996-02-17 | 1996-02-17 | Chip scale package using tab tape |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960003954A KR0182510B1 (en) | 1996-02-17 | 1996-02-17 | Chip scale package using tab tape |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970063590A KR970063590A (en) | 1997-09-12 |
| KR0182510B1 true KR0182510B1 (en) | 1999-04-15 |
Family
ID=19451431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960003954A KR0182510B1 (en) | 1996-02-17 | 1996-02-17 | Chip scale package using tab tape |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0182510B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239712B1 (en) * | 1996-12-16 | 2000-01-15 | Hyundai Micro Electronics Co | Loc adhesive tape |
| JP3065010B2 (en) * | 1997-12-26 | 2000-07-12 | 日本電気株式会社 | Semiconductor device |
| KR101135546B1 (en) | 2010-02-12 | 2012-04-13 | 삼성모바일디스플레이주식회사 | Transfer apparatus for cell made organic light emitting diode display panel |
-
1996
- 1996-02-17 KR KR1019960003954A patent/KR0182510B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063590A (en) | 1997-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100694739B1 (en) | Ball grid array package with multiple power/ground planes | |
| US6815254B2 (en) | Semiconductor package with multiple sides having package contacts | |
| US6127833A (en) | Test carrier for attaching a semiconductor device | |
| US6071755A (en) | Method of manufacturing semiconductor device | |
| US5684330A (en) | Chip-sized package having metal circuit substrate | |
| US7344916B2 (en) | Package for a semiconductor device | |
| KR0185570B1 (en) | Chip scale package and method of making the same | |
| JPH05129366A (en) | Tab mounting structure for integrated circuit use | |
| US20070166882A1 (en) | Methods for fabricating chip-scale packages having carrier bonds | |
| US6669738B2 (en) | Low profile semiconductor package | |
| KR100392720B1 (en) | Chip scale package in which layout of wiring lines is improved | |
| KR0182510B1 (en) | Chip scale package using tab tape | |
| KR100199286B1 (en) | Chip-scale package having pcb formed with recess | |
| US6229222B1 (en) | Semiconductor device and method of fabricating the same | |
| KR0161621B1 (en) | Chip scale package using substrate having space for mounting chip | |
| KR100411809B1 (en) | Chip size type semiconductor package | |
| KR100199854B1 (en) | Leadframes for chip scale package and chip scale package using them | |
| JP3973309B2 (en) | Semiconductor device | |
| JP2822990B2 (en) | CSP type semiconductor device | |
| KR19980019655A (en) | Chip scale package | |
| KR100378185B1 (en) | Micro ball grid array package tape including tap for testing | |
| KR19980025889A (en) | Bump connection structure between a semiconductor chip and a substrate with a polymer layer interposed therebetween | |
| KR100694417B1 (en) | Clamp for Bonding Wire of Ball Grid Array Semiconductor Packages and Method for Checking the Bonding Wire Using the same | |
| KR19980016775A (en) | Chip scale package with clip lead | |
| KR100195512B1 (en) | Chip scale package and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061128 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |