KR0175446B1 - 송신 유토피아 장치 - Google Patents

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KR0175446B1
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Abstract

본 발명은 초고속 정보 통신망에서 전송 선로로 ATM셀을 송출하는 데 있어서 ATM층으로 부터 물리층으로 공급되는 송신 클럭과 물리층 클럭이 비동기이기 때문에 생길 수 있는 클럭 충돌을 방지하기 위한 송신 UTOPIA 장치에 관한 것으로, 하나의 송신용 ATM셀을 순차적으로 저장하기 위한 n개의 FIFO 수단; 각 FIFO 수단의 데이터를 읽고 쓰기를 제어하기 위한 n개의 FIFO 제어수단; 상기 FIFO 수단과 FIFO 제어수단을 선택하기 위한 FIFO 선택수단; 및 상기 각 FIFO 수단의 상태를 나타내기 위한 쓰기용 FIFO 상태 표시수단으로 구성되는 것을 특징으로 한다.

Description

송신 유토피아 장치
제1도는 본 발명에 따른 다양한 비동기 클럭을 처리하기 위한 송신 UTOPIA 장치의 기능 블럭도.
제2도는 본 발명에 따른 제 1 FIFO 제어회로의 기능 블록도.
제3도는 본 발명에 따른 제 1 FIFO 제어회로의 회로도.
제4도는 본 발명에 따른 쓰기용 FIFO 상태 표시회로의 회로도.
제5a도는 제 1 FIFO 제어회로에서 쓰기용 FIFO 어드레스신호 및 읽기용 카운터 인에이블 신호에 관한 타이밍도.
제5b도는 제 1 FIFO 제어회로에서 쓰기용 FIFO 어드레스 신호 및 읽기용 FIFO 어드레스 신호에 관한 타이밍도.
제5c도는 옥텟레벨에서의 쓰기용 FIFO 상태 신호들에 관한 타이밍도.
제5d도는 셀레벨에서의 쓰기용 FIFO 상태 신호들에 관한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1, 3, 5 : FIFO 제어회로 2, 4, 6 : FIFO
7 : FIFO 선택회로 8 : 쓰기용 FIFO 상태 표시회로
10 : 쓰기용 FIFO 어드레스 생성회로 20 : 읽기용 FIFO 어드레스 생성회로
30 : 읽기용 카운터 인에이블 생성회로 40 : TXCKP 충돌 방지회로
본 발명은 송신 유토피아(UTOPIA : Universal Test and Operations PHY Interface for ATM) 장치에 관한 것으로 특히, 초고속 정보 통신망에서 전송선로로 ATM(Asynchronous Transfer Mode) 셀을 송출하는데 있어서 ATM층으로부터 물리층으로 공급되는 송신 클럭과 물리층 클럭이 비동기이기 때문에 생길 수 있는 클럭 충돌(clock conflict)을 방지하기 위한 송신 UTOPIA 장치에 관한 것이다.
종래 기술은 물리층과 ATM층간의 셀을 주고 받을 때 물리층과 ATM층이 각각 고정된 주파수를 갖는 클럭을 사용함으로써 클럭 충돌에 대한 대책으로서 버퍼를 이용하여 상대 클럭을 자기 클럭으로 다시 정형하는 방식을 이용하였다.
그러나, 물리층과 ATM층간의 접속에서 다중 접속의 필요성이 대두될 뿐만 아니라 정보의 고속화 및 그 응용 분야의 확대로 인하여 ATM층 클럭의 주파수가 최대 50㎒까지 다양하게 변하게 되었다.
이에따라 종래 기술로서는 주파수가 다양하게 변하는 ATM층 클럭과 물리층 클럭을 이용한 데이터 처리에서 발생하는 클럭 충돌을 방지할 수 없다.
초고속 정보 통신망에서는 상위 ATM 장치로 부터 보내오는 ATM셀을 전송선로로 보내기 위하여 물리층 장치와 ATM층 장치를 정의하고 있으며, 아울러 물리층 장치와 ATM층 장치간의 정합을 원활하게 하기 위하여 UTOPIA(Universal Test and Operations PHY Interface for ATM)장치를 정의하고 있다.
아울러, 오늘날 초고속 정보 통신망에서는 고속 정보에 대한 수요 및 그 응용 범위가 증가하고 있기 때문에 고속 정보 처리를 위하여 UTOPIA에서 사용하는 클럭주파수의 변화는 필연적이다.
초고속 정보 통신망의 핵심기술로서 사용되고 있는 ATM 기술에서는 ATM셀을 기본 정보단위로 하고 있으나, UTOPIA에서는 운용 특정상 정보 단위를 셀 단위로 할 수도 있고, 옥텟 단위로 할 수도 있다.
이에따라 UTOPIA장치는 그 응용 및 운용에 따라 여러가지 접속이 가능하며, 아울러 비동기이면서 다양한 주파수를 갖는 클럭들을 처리할 수 있어야 한다.
따라서, 본 발명은 간단한 하드웨어를 이용하여 다양한 비동기 클럭에 의해 시스템의 오동작을 야기시킬 수 있는 클럭 충돌(clock conflict) 문제를 완벽하게 해결할 수 있고, 물리층과 ATM층간의 접속에 있어서의 접속 능력을 최대 n개까지 높일 수 있는 송신 UTOPIA 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 송신 UTOPIA 장치는 하나의 송신용 ATM셀을 순차적으로 저장하기 위한 n개의 FIFO 수단과; 각 FIFO 수단의 데이터를 읽고 쓰기를 제어하기 위한 n개의 FIFO 제어수단과; 상기 FIFO 제어수단에서 쓰기용 FIFO 어드레스를 생성하기 위한 쓰기용 FIFO 어드레스 생성 수단과; 상기 FIFO 제어수단에서 읽기용 FIFO 어드레스를 생성하기 위한 읽기용 FIFO 어드레스 생성수단과; 상기 FIFO 제어수단에서 상기 읽기용 FIFO 어드레스 생성수단의 카운터 인에이블 신호를 생성하기 위한 읽기용 카운터 인에이블 생성수단과; 상기 FIFO 제어수단에서 상기 읽기용 카운터 인에이블 생성수단의 출력(CRD)와 상기 읽기용 FIFO 어드레스 생성수단에서 사용되는 클럭(TXCKP)간의 클럭 충돌에 따른 오동작을 방지하기 위해 TXCKP클럭에 의해 입력되는 신호를 TXCKP클럭에 의해 처리되는 2개의 플립플롭을 이용하여 리타이밍함으로써 송신유토피아 장치에서 보내오는 TXCKP클럭과 물리층의 TXCKP클럭간의 충돌을 방지하는 TXCKP 충돌 방지 수단과; 상기 FIFO 수단과 FIFO 제어수단을 선택하기 위한 FIFO 선택수단과; 상기 각 FIFO 수단의 상태를 나타내기 위한 쓰기용 FIFO 상태 표시수단을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하면서 본 발명에 대해 상세히 설명하겠다.
송신 UTOPIA 장치에서는 ATM 층에서 공급되는 클럭에 의하여 데이터를 물리층으로 전달하며, 물리층에서는 이 데이터를 물리층에서 공급하는 클럭에 의하여 받는다.
제1도는 본 발명에 따른 송신 UTOPIA 장치에서 사용되는 다양한 비동기 클럭을 처리하기 위한 송신 UTOPIA 장치의 구성을 나타내는 기능 블럭도이다.
제1도에서, FIFO 선택회로(7)는 FIFO 제어회로와 FIFO를 한 쌍씩 갖으며 64개의 FIFO를 수용하기 때문에 n=5로 이용되는 ATM 시스템의 FIFO 수용능력에 따라 확장이나 축소가 가능하므로 FIFO 제어회로 FIFO쌍은 1에서 2(n+1)까지 구성이 가능한 ATM층으로 오는 어드레스 신호(ADDR[n:1])를 받아서 각 FIFO와 FIFO 제어회로를 선택하기 위한 신호들(FSELB#1, FSELB#2.....FSELB#2(n+1))을 출력한다.
FIFO#1 제어회로(이하, '제 1 FIFO 제어회로'라 함)(1)는 ATM층으로 부터 입력되는 입력신호(TSOC, TXENB)를 받고, FIFO 선택회로(이하, '제 7 FIFO 선택회로'라 함)(7)로 부터 선택신호(FSELB#1)를 받아서, ATM층 클럭(TXCKA)에 의하여 FIFO#1(이하, '제 2 FIFO'라 함)(2)로 출력신호(WRENB#1)를 출력하고, 쓰기용 FIFO 상태 표시회로(이하, '제 8 쓰기용 FIFO 상태 표시회로'라 함)(8)로 출력신호(W20#1)를 출력한다.
아울러, 제 1 FIFO 제어회로(1)는 물리층 클럭(TXCKP)에 의하여 제 2 FIFO(2)로 출력신호(RDENB#1)를 출력하고, 제 8 쓰기용 FIFO 상태 표시회로(8)로 출력신호(R26#1)를 출력한다.
제2FIFO(2)는 제 7 FIFO 선택회로(7)로 부터 선택신호(FSELB#1)를 받아서, 제 1 FIFO 제어회로(1)로 부터 입력되는 입력신호(WRENB#1)에 의하여 ATM층에서 물리층으로 보내는 16비트 병렬 송신데이터로 27개의 TXDA[15:0]가 하나의 ATM셀을 나타내는 입력데이터(TXDA[15:0])를 저장하고, 제 1 FIFO 제어회로(1)로 부터 오는 입력신호(RDENB#1)에 의하여 물리층으로 출력 데이터(TXDA[15:0])를 출력한다.
FIFO#2 제어회로(이하, '제 3 FIFO 제어회로'라 함)(3)는 ATM층으로 부터 입력되는 입력신호(TSOC, TXENB)를 받고, 제 7 FIFO 선택회로(7)로 부터 선택신호(FSELB#2)를 받고, 그리고 ATM층 클럭(TXCKA)에 의하여 FIFO#2(이하, '제 4 FIFO'라 함)(4)로 출력신호(WRENB#2)를 출력하고, 제 8 쓰기용 FIFO 상태 표시회로(8)로 출력신호(W20#2)를 출력한다.
아울러, 물리층 클럭(TXCKP)에 의하여 제 4 FIFO(4)로 출력신호(RDENB#2)를 출력하고, 제 8 쓰기용 FIFO 상태 표시회로(8)로 출력신호(R26#2)를 출력한다.
제 4 FIFO(4)는 제 7 FIFO 선택회로(7)로 부터 선택신호(FSELB#2)를 받고, 제 3 FIFO 제어회로(3)로 부터 입력되는 입력신호(WRENB#2)에 의하여 ATM층으로부터 입력되는 입력데이터(TXDA[15:0])를 저장하고, 그리고 제 3 FIFO 제어회로(3)로 부터 오는 입력신호(RDENB#2)에 의하여 물리층으로 출력 데이터(TXDA[15:0])를 출력한다.
FIFO=2(n+1)제어회로(이하, '제 5 FIFO 제어회로'라 함)(5)는 ATM층으로 부터 입력되는 입력신호(TSOC, TXENB)를 받고, FIFO 선택회로(7)로 부터 선택신호(FSELB#2(n+1))를 받고, 그리고 ATM층 클럭(TXCKA)에 의하여 FIFO#2(n+1)(이하, '제 6 FIFO'라 함)(6)로 출력신호(WRENB#2(n+1))를 출력하고, 제 8 쓰기용 FIFO 상태 표시회로(8)로 출력신호(W20#2(n+1))를 출력한다.
아울러, 물리층 클럭(TXCKP)에 의하여 제 6 FIFO(6)로 출력신호(RDENB#2(n+1))를 출력하고, 제 8 쓰기용 FIFO 상태 표시회로(8)로 출력신호(R26#2(n+1))를 출력한다.
제 6 FIFO(6)는 제 7 FIFO 선택회로(7)로 부터 선택신호(FSELB#2(n+1))를 받고, 제 5 FIFO 제어회로(5)로 부터 입력되는 입력신호(WRENB#2(n+1))에 의하여 ATM층으로부터 입력되는 입력데이터(TXDA[15:0])를 저장하고, 제 5 FIFO 제어회로(5)로 부터 입력되는 입력신호(RDENB#2(n+1))에 의하여 물리층으로 출력 데이터(TXDA[15:0])를 출력한다.
제 8 쓰기용 FIFO 상태 표시회로(8)는 각 FIFO 제어회로로 부터 입력되는 입력신호들(W20#1, R26#1, W20#2, R26#2, ... W20#2(n+1), R26#2(n+1))을 받아서 ATM층 클럭(TXCKP)에 의하여 출력신호들(TXFULLB/CLAV0, CLAV1, CLAV2, ... CLAV(2(n+1)-1))을 출력한다.
제2도는 본 발명에 따른 FIFO#1 제어회로의 구성을 나타내는 기능 블럭도이다.
제2도에서, 쓰기용 FIFO 어드레스 생성회로(이하, '제 10 쓰기용 FIFO 어드레스 생성회로'라 함)(10)는 ATM층으로 부터 입력신호(TSOC, TXENB)를 받고, 제 7 FIFO 선택회로(7)로 부터 선택신호(FSELB#1)를 받고, 그리고 ATM층 클럭(TXCKA)에 의하여 제2FIFO(2)로 출력신호(WRENB#1)를 받고, 그리고 ATM층 클럭(TXCKA)에 의하여 제 2 FIFO(2)로 출력신호(WRENB#1)를 출력하고, 제 8 쓰기용 FIFO 상태 표시회로(8)와 읽기용 카운터 인에이블 생성회로(이하, '제 30 읽기용 카운터 인에이블 생성회로'라 함()30)는 출력신호(W20#1)를 출력하고, 읽기용 FIFO 어드레스 생성회로(이하, '제 20 읽기용 FIFO 어드레스 생성회로'라 함)(20)로 출력신호(W26#1)를 출력한다.
제 30 읽기용 카운터 인에이블 생성회로(30)는 제 10 쓰기용 FIFO 어드레스 생성회로(10)로 부터 입력되는 입력신호(W20#1)와 제 20 읽기용 FIFO 어드레스 생성회로(20)로 부터 입력되는 입력신호(W26#1)에 의하여 TXCKP 충돌 방지 회로(이하, '제 40 TXCKP 충돌 방지회로'라 함)(40)로 출력신호(CRD#1)를 출력한다.
제 40 TXCKP 충돌 방지회로(40)는 물리층 클럭(TXCKP)에 의하여 제 20 읽기용 FIFO 어드레스 생성회로(20)로 출력신호(FRDEN#1)를 출력한다. 즉, 상기 제 30 읽기용 카운터 인에이블 생성회로(30)의 출력신호(CRD#1)를 받은 제 40 TXCKP 충돌 방지 회로(40)는, TXCKA클럭에 의해 입력되는 신호를 TXCKP클럭에 의해 처리되는 2개의 플립플롭을 이용하여 리타이밍하는 간단한 수단으로써, TXCKA클럭에 의해 데이터를 출력하는 읽기용 카운터 인에이블 생성수단의 출력 CRD신호는 TXCKP 충돌방지수단에서 TXCKP클럭에 의해 리타이밍된다.
이와같이 2개의 플립플롭을 이용하여 리타이밍하는 수단은 위상은 다르나 클럭원이 동일한 클럭들의 충돌들을 완벽하게 방지할 수 있기 때문에 본 발명의 TXCKP 충돌방지수단을 이용함으로써 송신유토피아 장치에서 ATM층에서 보내오는 TXCKA클럭과 물리층의 TXCKP클럭간의 충돌을 완벽하게 방지하여 준다.
제 20 읽기용 FIFO 어드레스 생성회로(20)는 제 10 쓰기용 FIFO 어드레스 생성회로(1)로 부터 입력신호(W26#1)를 받고, 제 40 TXCKP 충돌 방지회로(40)로 부터 입력신호(FRDEN#1)를 받아서 제 30 읽기용 카운터 인에이블 생성회로(30)로 물리층 클럭(TXCKP)에 의하여 출력신호(R26#1)를 출력하고, 물리층 클럭(TXCKP)에 의하여 제 2 FIFO(2)로 출력신호(RDENB#1)를 출력한다.
다음에는, 본 발명의 실시예인 쓰기용 FIFO 어드레스 생성회로와 읽기용 FIFO 어드레스 생성회로, 읽기용 카운터 인에이블 생성회로, TXCKP 충돌 방지회로, 쓰기용 FIFO 상태 표시회로의 실예에 관하여 도면을 참조하면서 설명하겠다.
제3도를 참조하여, 제 10 쓰기용 FIFO 어드레스 생성회로(10)는 ATM층으로 부터 입력신호(TSOC, TXENB)를 받고, 제 7 FIFO 선택회로(7)로 부터 선택신호(FSELB#1)을 받아서 ATM층 클럭(TXCKP)에 동기되어 제 2 FIFO(2)로 출력신호(WRENB#1)를 출력하고, 제 8 쓰기용 FIFO 상태 표시회로(8)와 제 30 읽기용 카운터 인에이블 생성회로(30)로 출력신호(W20#1)를 출력하고 제 20 읽기용 FIFO 어드레스 생성회로(30)로는 출력신호(W26#1)를 출력하기 위하여 1개의 앤드게이트(AND)(이하, '제 11 앤드게이트'라 함)(11)와 1개의 노아게이트(NOR)(이하, '제 12 노아게이트'라 함)(12)와 5비트 카운터(이하, '제 13 카운터'라 함)(13)로 구성되고, 읽기용 FIFO 어드레스 생성회로(20)는 제 13 카운터(13)로 부터 입력신호(W26#1)를 받고, 제 40 TXCKP 충돌 방지회로(40)로 부터 입력신호(FRDEN#1)를 받아서 제 30 읽기용 카운터 인에이블 생성회로(30)로 물리층 클럭(TXCKP)에 의하여 출력신호(R26#1)를 출력하고, 물리층 클럭(TXCKP)에 의하여 제 2 FIFO(2)로 출력신호(RDENB#1)를 출력하기 위하여 1개의 앤드게이트(AND)(이하, '제 21 앤드게이트'라 함)(21)와 5비트 카운터(이하, '제 22 카운터'라 함)(22)로 구성되고, 제 30 읽기용 카운터 인에이블 생성회로(30)는 제 13 카운터(13)로 부터 입력되는 입력신호(W26#1)와 제 22 카운터(22)로 부터 오는 입력신호(R26#1)에 의하여 제 40 TXCKP 충돌 방지회로(40)로 출력신호(CRD#1)를 출력하기 위하여 1개의 오아게이트(OR)(이하, '제 31 오아게이트'라 함)(31)와 1개의 플립플롭(이하, '제 32 플립플롭'이라 함)(32)로 구성되고, 제 40 TXCKP 충돌 방지회로(40)는 제 32 플립플롭(32)의 출력(CRD#1)을 물리층 클럭(TXCKP)에 의하여 제 22 카운터(22)로 출력신호(FRDEN#1)를 출력하기 위하여 2개의 플립플롭들(이하, '제 41 플립플롭', '제 42 플립플롭'이라 함)(41, 42)과 1개의 오아게이트(OR)(이하, '제 43 오아게이트'라 함)(43)와 1개의 앤드게이트(AND)(이하, '제 44 앤드게이트'라 함)(44)와 1개의 다중화기(MUX)(이하, '제 45 다중화기'라 함)(45)로 구성된다.
제4도를 참조하여, 제 1 FIFO 제어회로(1)로 부터 입력되는 입력신호(W20#1, R26#1)에 의하여 출력(TXS#1)이 반전되는 플립플롭(이하, '제 53 플립플롭'이라 함)과 제 52 플립플롭의 출력(TXS#1)을 ATM층 클럭(TXCKA)에 동기시켜 CELLB/OCTET 신호에 따라서 출력신호(TXFULLB/CLAV0)를 출력하기 위하여 3개의 오아게이트(OR)(이하, '제 51 오아게이트', '제 53 오아게이트', '제 57 오아게이트'라 함)(51, 53, 57)와 1개의 앤드게이트(AND)(이하, '제 58 앤드게이트'라 함)(58)와 2개의 플립플롭들(이하, '제 55 플립플롭', '제 56 플립플롭'이라 함)(55, 56)과 2개의 다중화기들(이하, '제 52 다중화기', '제 59 다중화기'라 함)(52, 59)로 구서왼다.
아울러, 출력신호(CLAV1)를 출력하기 위하여 2개의 오아게이트(OR)(이하, '제 61 오아게이트', '제 65 오아게이트'라 함)(61, 65)와 1개의 앤드게이트(AND)(이하, '제 66 앤드게이트'라 함)(66)와 3개의 플립플롭들(이하, '제 62 플립플롭', '제 63 플립플롭', '제 64 플립플롭'이라 함)(62, 63, 64)과 1개의 다중화기(이하, '제 67 다중화기'라 함)(67)를 포함하며, 출력신호(CLAV2(n+1))를 출력하기 위하여 2개의 오아게이트(OR)(이하, '제 71 오아게이트', '제 75 오아게이트'라 함)(71, 75)와 1개의 앤드게이트(AND)(이하, '제 76 앤드게이트'라 함)(76)와 3개의 플립플롭들(이하, '제 72 플립플롭', '제 73 플립플롭', '제 74 플립플롭'이라 함)(72, 73, 74)과 1개의 다중화기(이하, '제 77 다중화기'라 함)(77)로 구성된다.
다음에는 이상과 같이 구성되는 본 발명의 실시예의 동작에 대하여 상세히 설명하겠다.
제3도 및 제5a도, 제5b도를 참조하여, 시스템 리셋 신호(RSTB)가 ATM클럭(TXCKA)이나 물리층 클럭(TXCKP)과 비동기적으로 논리적 0이 되면 제 13 카운터(13)의 출력들(WRENB#1, W20#1, W26#1)은 ATM층 클럭과 상관없이 논리적 0이 되고, 제 22 카운터(22)와 제 32 플립플롭(32), 제 41 플립플롭(41), 제 42 플립플롭(42)의 출력들(R26#1, RDENB#1, CRD#1, CRDA#1, CRDB#1, FRDEN#1)은 물리층 클럭(TXCKP)과 상관없이 모두 논리적 0이 된다.
ATM층으로 부터 ATM셀의 시작점을 나타내는 입력신호(TSOC)가 논리적 1이 되고, 데이터버스에 송신데이터가 실릴 수 있도록 인에이블시켜 주는 입력신호(TXENB)가 논리적 0이 되고, 선택신호(FSELB#1)가 논리적 0이 되면, 제 13 카운터는 그때부터 ATM 클럭(TXCKA)에 의하여 카운트를 시작함으로써, 출력신호(WRENB#1)를 출력한다.
아울러, 출력신호(WRENB#1)의 값이 20이 되면 제 13 카운터(13)의 카운트 값이 20임을 나타내는 출력신호(W20#1)가 논리적 1이 된다.
그리고 출력신호(WRENB#1)의 값이 26이 되면 제 13 카운터(13)의 카운트 값이 26임을 나타내는 출력신호(W26#1)가 논리적 1이 된다.
출력신호(WRENB#1)는 제 2 FIFO(2)의 쓰기 번지를 지정하여 ATM층으로부터 입력되는 입력데이터(TXDA[15:0])를 제 2 FIFO(2)에 저장한다.
그리고, 제 13 카운터(13)의 출력신호(W26#1)가 논리적 1이 되면 제 32 플립플롭(32)의 출력(CRD#1)을 논리적 0에서 논리적 1로 반전시키고, 이 출력신호(CRD#1)는 TXCKP 충돌 방지 회로(40)에서 물리층 클럭(TXCKP)에 의하여 출력신호(FRDEN#1)를 논리적 0에서 논리적 1로 반전시킨다.
그리고, 제 45 다중화기(45)의 출력신호(FRDEN#1)는 제 22 카운터(22)의 카운트를 인에이블(ENABLE) 시킨다.
제 13 카운터(13)의 출력신호(W26#1)가 논리적 1이 되면 제 22 카운터(22)의 카운트가 초기화되고, 제 45 다중화기(45)의 출력신호(FEDENB#1)가 논리적 1이 되면 제 22 카운터(22)는 카운트를 시작함으로써, 출력신호(RDENB#1)를 출력한다.
출력신호(RDENB#1)의 값이 26이 되면 제 22 카운터(22)의 카운트 값이 26임을 나타내는 출력신호(R26#1)가 논리적 1이 된다.
그리고, 제 22 카운터(22)의 출력신호(R26#1)가 논리적 1이 되면 제 32 플립플롭(32)의 출력신호(CRD#1)를 논리적 1에서 논리적 0로 반전시키고, 이 출력신호(CRD#1)는 제 40 TXCKP) 충돌 방지회로(40)에서 물리층 클럭(TXCKP)에 의하여 출력신호(FRDEN#1)를 논리적 1에서 논리적 0로 반전시키고, 제 22 카운터(22)의 카운트를 디스에이블(DISABLE)시킨다.
제3도 및 제4도, 제5c도, 제5d도를 참조하여, 시스템 리셋신호(RSTB)가 ATM클럭(TXCKA)이나 물리층 클럭(TXCKP)과 비동기적으로 논리적 0이 되면 제 52 플립플롭(52)과 제 55 플립플롭(55), 제 56 플립플롭(56)의 출력들(TXS#1, TXSA#1, TXSB#1, TXFULLB/CLAV0)이 ATM층 클럭(TXCKA)와 상관없이 모두 논리적 1이 된다.
아울러, 제 62 플립플롭(62)과 제 63 플립플롭(63), 제 64 플립플롭(64)의 출력들(TXS#2, TXSA#2, CLAV1)도 ATM층 클럭(TXCKA)과 상관없이 모두 논리적 1이 되고, 제 72 플립플롭(72)과 제 73 플립플롭(73), 제 74 플립플롭(74)의 출력들(TXS#2(n+1), TXSA#2(n+1), TXSB#2(n+1), CLAV2(n+1))도 ATM층 클럭(TXCKA)과 상관없이 모두 논리적 1이 된다.
제 13 카운터(13)의 출력신호(W20#1)가 논리적 1이 되면 제 52 플립플롭(52)의 출력신호(TXS#1)가 논리적 1에서 논리적 0로 반전되고 이때, 입력신호(CELLB/OCTET)가 논리적 0로 되어 있으면 제 59 다중화기(59)의 출력신호(TXFULLB/CLAV0)는 ATM층 클럭(TXCKA)에 의하여 논리적 1에서 논리적 0로 반전된다.
그리고, 제 22 카운터(22)의 출력(R26#1)이 논리적 1이 되면제 52 플립플롭의 출력(TXS#1)이 논리적 1로 반전되어 제 59 다중화기(59)의 출력신호(TXFULLB/CLAV0)는 ATM층 클럭(TXCKA)에 의하여 논리적 0에서 논리적 1로 반전되고, 출력신호(W20#2)가 논리적 1이 되면 제 62 플립플롭(62)의 출력신호(TXS#2)가 논리적 1에서 논리적 0로 반전되고 이때, 입력신호(CELLB/OCTET)가 논리적 0로 되어 있으면 제 67 다중화기(67)의 출력신호(CLAV1)는 ATM층 클럭(TXCKA)에 의하여 논리적 1에서 논리적 0로 반전된다.
그리고, 제 22 카운터(22)의 출력신호(R26#2)가 논리적 1이 되면 제 62 플립플롭의 출력(TXS#2)신호는 논리적 0에서 논리적 1로 반전되고 제 67 다중화기(67)의 출력신호(CLAV1)는 ATM층 클럭(TXCKA)에 의하여 논리적 0에서 논리적 1로 반전된다.
출력신호(W20#2(n+1))가 논리적 1이 되면 제 72 플립플롭(72)의 출력신호(TXS#2(n+1))는 논리적 1에서 논리적 0으로 반전되고, 제 77 다중화기(77)의 출력신호(CLAV2(n+1))는 ATM층 클럭(TXCKA)에 의하여 논리적 1에서 논리적 0로 반전된다.
그리고, 출력신호(R26#2(n+1))는 논리적 1이 되면 제 72 플립플롭의 출력신호(TXS#2(n+1))는 논리적 0에서 논리적 1로 반전되어 제 77 다중화기(77)의 출력신호(CLAV2(n+1))는 ATM층 클럭(TXCKA)에 의하여 논리적 0에서 논리적 1로 반전된다.
제4도 및 제5c도를 참조하여, 입력신호(CELLB/OCTET)가 논리적 0로 되어 있는 가운데, 제 13 카운터(13)의 출력신호(W20#1)가 논리적 1이 되면 제 52 플립플롭(52)의 출력신호(TXS#1)가 논리적 1에서 논리적 0으로 반전되고, 그때 다른 출력 신호들(TXS#1, TXS#2, .... TXS#2(n+1))이 모두 논리적 0을 계속 유지하고 있으면, 제 59 다중화기(59)의 출력신호(TXFULLB/CLAV0)는 ATM층 클럭(TXCKA)에 의하여 논리적 0를 출력한다.
그러다, 제 22 카운터(22)의 출력(R26#1)이 논리적 1이 되면 제 52 플립플롭의 출력(TXS#1)는 논리적 0에서 논리적 1로 반전되고, 이때 다른 출력신호들(TXS#1, TXS#2, .... TXS#2(n+1))이 논리적 0을 계속 유지하고 있으면, 제 59 다중화기(59)의 출력신호(TXFULLB/CLAV0)는 ATM층 클럭(TXCKA)에 의하여 논리적 0에서 논리적 1로 반전된다.
제4도 및 제5d도를 참조하여, 입력신호(CELLB/OCTET)가 논리적 1 되어 있는 가운데, 제 13 카운터(13)의 출력신호(W20#1)가 논리적 1이 되고 52 플립플롭(52)의 출력(TXS#1)이 논리적 1에서 논리적 0으로 반전되고 다른 출력 신호들(TXS#1, TXS#2, .... TXS#2(n+1))이 논리적 0을 계속 유지하고 있으면, 출력신호들(TXFULLB/CLAV0, CLAV1, ... (CLAV2(n+1)-1))은 ATM층 클럭(TXCKA)에 의하여 모두 논리적 0이 된다.
그러다, 제 22 카운터(22)의 출력(R26#1)이 논리적 1이 되면 제 52 플립플롭의 출력(TXS#1)는 논리적 1로 반전되고, 이때 다른 출력신호(TXS#1, TXS#2, .... TXS#2(n+1))들이 논리적 0을 계속 유지하고 있으면, 제 59 다중화기(59)의 출력신호(TXFULLB/CLAV0)는 ATM층 클럭(TXCKA)에 의하여 논리적 0에서 논리적 1로 반전되고, 다른 출력신호들(CLAV1, CLAV2, ... (CLAV2(n+1)-1))은 논리적 1을 그대로 유지한다.
이와 같은 본 발명은, ATM층으로부터 물리층으로 ATM셀을 보내는 송신유토피아 장치에 있어서 ATM층 클럭과 물리층 클럭이 서로 비동기이므로 ATM층으로부터 오는 송신 데이터를 물리층에서 받을 때 발생할 수 있는 클럭 충돌을 2개의 플립플롭을 이용하는 간단한 회로를 이용하여 오동작을 방지하기 위한 클럭 충돌 방지 동작을 살펴보면 다음과 같다.
현재의 ATM시스템에서 ATM층과 물리층간의 접속시 64개의 FIFO를 수용할 수 있으므로 n=5(26=64)에 대한 동작원리를 설명하면 다음과 같다.
64개의 FIFO를 수용하는 물리층과 ATM층으로 구성되는 ATM시스템에서 물리층의 각 FIFO 상태를 나타내는 TXFULLB/CLAV신호가 1이 되는 FIFO 즉, FIFO가 비웠다는 것을 ATM층이 감지한 후 ATM층은 해당 FIFO로 데이터를 보내기 위해 FIFO선택을 위한 어드레스를 나타내는 ADDR[63:0]신호와 ATM셀을 시작시간을 나타내는 TSOC신호, ATM셀이 데이터 인에이블을 나타내는 TXENB신호를 해당 FIFO로 보낸다.
이러한 ADDR[63:0]신호로부터 FIFO선택회로(7)는 해당 FIFO를 선택하기 위한 FSELB신호를 1로 만들어 해당 FIFO(2, 4, 6)와 해당 FIFO제어회로(1, 3, 5)로 보낸다.
해당 FIFO 제어회로(1, 3, 5)내 쓰기용 FIFO 어드레스 생성회로(10)는 ATM셀의 시작시간을 나타내는 TSOC신호와 ATM셀 데이터 인에이블 신호를 나타내는 TXENB신호, ATM층에서 보내온 클럭인 RXCKA클럭을 이용하여 FIFO 쓰기용 인에이블 신호인 WRENB 신호를 만들어 ATM층으로부터 오는 송신 데이터인 TXDA[15:0]를 해당 FIFO에 저장한다.
상기 WRENB신호에 의해 해당 FIFO에 TXDA[15:0] 데이터가 27개 저장된 후, FIFO제어회로(1, 3, 5)내 읽기용 카운터 인에이블 생성회로(30)는 27개 데이터를 인에이블하기 위한 CRD신호를 만든 후, TXCKP충돌방지회로(40)에서 두 개의 플립플롭을 이용하여 물리층 클럭인 TXCKP클럭으로 동기되는 FRDEN신호를 만든다.
FIFO제어회로(1, 3, 5) 내 읽기용 5비트 카운터는 FRDEN신호로부터 RDENB신호를 만들어 FIFO에 저장된 데이터를 전송선로로 출력한다.
FIFO 제어회로(1, 3, 5)와 FIFO를 한 쌍씩 갖게 되는 본 발명의 구성은 적용 ATM시스템의 FIFO 수용능력에 따라 확장이나 축소가 가능하기 때문에 FIFO제어회로(1, 3, 5)-FIFO쌍(2, 4, 6)은 1에서 2(n+1)까지 구성이 가능하나, 현재 운영되는 ATM시스템은 64개의 FIFO를 수용하기 때문에 현재는 n=5로 이용되고 있다.
상기한 바와 같이 구성되는 본 발명에 의해 간단한 하드웨어를 이용하여 다양한 비동기 클럭에 의해서 시스템의 오동작을 야기시킬 수 있는 클럭 충돌의 문제를 완벽히 해결할 수 있을 뿐만 아니라, 물리층과 ATM층 간의 접속에서의 접속 능력을 최대 n개까지 높임으로써 송신 UTOPIA의 성능 및 접속 능력을 향상시킬 수 있는 효과가 있다.

Claims (2)

  1. 하나의 송신용 ATM셀을 순차적으로 저장하기 위한 n개의 FIFO 수단; 각 FIFO 수단의 데이터를 읽고 쓰기를 제어하기 위한 n개의 FIFO 제어수단; 상기 FIFO 수단과 FIFO 제어수단을 선택하기 위한 FIFO 선택수단; 및 상기 각 FIFO 수단의 상태를 나타내기 위한 쓰기용 FIFO 상태 표시수단으로 구성되는 것을 특징으로 하는 송신 UTOPIA 장치.
  2. 제1항에 있어서, 상기 FIFO 제어수단은 쓰기용 FIFO 어드레스를 생성하기 위한 쓰기용 FIFO 어드레스 생성수단; 읽기용 FIFO 어드레스를 생성하기 위한 읽기용 FIFO 어드레스 생성수단; 상기 읽기용 FIFO 어드레스 생성수단의 카운터 인에이블 신호를 생성하기 위한 읽기용 카운터 인에이블 생성수단; 및 상기 읽기용 카운터 인에이블 생성수단의 출력과 상기 읽기용 FIFO 어드레스 생성수단에서 사용되는 클럭간의 클럭 충돌에 따른 오동작을 방지하기 위해 TXCKA클럭에 의해 입력되는 신호를 TXCKP클럭에 의해 처리되는 2개의 플립플롭을 이용하여 리타이밍하여 송신유토피아 장치에서 보내오는 TXCKA클럭과 물리층의 TXCKP클럭간의 충돌을 방지하는 TXCKP 충돌 방지수단으로 구성된 것을 특징으로 하는 송신 UTOPIA 장치.
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* Cited by examiner, † Cited by third party
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