KR0173939B1 - Sd dvd의 디스크램블러 - Google Patents

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Abstract

본 발명은 SD DVD(Digital Video Disc)에 있어서, 디스크램블링을 수행하는 SD DVD의 디스크램블러에 관한 것으로, 외부로부터 입력되는 ID-리세트 신호에 따라 리세트되어 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호에 따라 데이터 버스를 통해 입력되는 8비트의 데이터를 입력으로 4비트를 ID 데이터로 출력하는 ID 레지스터, 상기 ID 레지스터로부터 출력되는 ID데이타를 디코딩하여 16비트의 디코딩 데이터를 출력하는 ID 레지스터 데이터 디코딩부, 상기 1D 레지스터 데이터 디코딩부로부터 출력되는 디코딩 데이터를 입력으로 디스크램블 초기 프리세트 번호(Decramble Initial Number)를 디코딩하여 15비트의 디스크램블 프리세트 신호를 출력하는 리세트/세트 신호 발생부, 및 외부로부터 입력되는 리세트 인에이블 신호에 따라 초기 상태(Initial Condition)가 세팅되고 상기 리세트/세트 신호 발생부로부터 출력되는 디스크램블 프리세트 신호에 따라 프리세트되어 상기 데이터 버스를 통해 입력되는 8비트의 데이터를 쉬프트시키고 디스크램블링시켜 디스크램블링 출력 데이터를 출력하는 디스크램블용 15비트 쉬프트 레지스터로 구성된다.
따라서 본 발명은 SD-DVD용 규격에 알맞게 구현되며 간단한 회로로 구현할 수 있다.

Description

SD DVD의 디스크램블러
제1도는 본 발명에 의한 SD DVD의 디스크램블러의 구성도.
제2도는 디스크램블용 쉬프트 레지스터의 초기 상태(Initial Condition)를 나타낸 도면.
제3도는 제1도의 ID 레지스터의 세부 구성도.
제4도는 제1도의 ID 레지스터의 데이터 디코딩부의 세부 구성도.
제5도는 제1도의 리세트/세트 센호 발생부의 세부 구성도.
제6도는 제1도의 디스크램블용 15비트 쉬프트 레지스터의 세부 구성도.
* 도면의 주요부분에 대한 부호의 설명
1 : ID 레지스터 2 : ID 레지스터 데이터 디코딩부
3 : 리세트/세트 신호 발생부
4 : 디스크램블용 15비트 쉬프트 레지스터
본 발명은 SD DVD(Digital Video Disc)에 있어서, 디스크램블링을 수행하는 SD DVD의 디스크램블러에 관한 것이다.
SD DVD는 최근에 제안된 차세대 멀티미디어 기기로, CD-ROM(Compact Disc-ROM), VCR(Video Cassette Recoder), 비디오-CD(Video-Compact Disc) 등의 시장을 대체할 수 있는 시스템이다.
이 시스템은 RF 증폭기, SD 디코더, 서보(Servo), MPU(Main Process Unit), MPEG2 디코더, 및 메모리로 구현된다.
그런데, 이와 같은 SD DVD 시스템을 통해 기록된 데이터는 스크램블링되어 있어 이를 디스크램블링해야 한다. 이러한 디스크램블링 기능은 대체로 SD DVD 시스템을 구성되는 SD 디코더에서 수행되는데, SD DVD용 규격에 맞아야 한다.
본 발명은 SD DVD용 규격에 알맞게 디스크램블링하기 위한 SD DVD의 디스크램블러를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 외부로부터 입력되는 ID-리세트 신호에 따라 리세트되어 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호에 따라 데이터 버스를 통해 입력되는 8비트의 데이터를 입력으로 4비트를 ID 데이터로 출력되는 ID 레지스터, 상기 ID 레지스터로부터 출력되는 ID 데이터를 디코딩하여 16비트의 디코딩 데이터를 출력하는 ID 레지스터 데이터 디코딩부, 상기 ID 레지스터 데이터 디코딩부로부터 출력되는 디코딩 데이터를 입력으로 디스크램블 초기 프리세트 번호(Decramble Initial Number)를 디코딩하여 15비트의 디스크램블 프리세트 신호를 출력하는 리세트/세트 신호 발생부, 및 외부로부터 입력되는 리세트 인에이블 신호에 따라 초기 상태(Inital Condition)가 세팅되고 상기 리세트/세트 신호 발생부로부터 출력되는 디스크램블 프리세트 신호에 따라 프리세트되어 상기 데이터 버스를 통해 입력되는 8비트의 데이터를 쉬프트시키고 디스크램블링시켜 디스크램블링 출력 데이터를 출력하는 디스크램블용 15비트 쉬프트 레지스터를 포함하여 구성되는 것을 특징으로 한다.
이하 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제1도는 본 발명에 의한 SD DVD의 디스크램블러의 구성도이고, 제2도는 디스크램블용 레지스터(4)의 초기 상태(Inital Condition)를 나타낸 도면이고, 제3도는 제1도의 ID 레지스터(1)의 세부 구성도이고, 제4도는 제1도의 ID 레지스터 데이터 디코딩부(2)의 세부 구성도이고, 제5도는 제1도의 리세트/세트 신호 발생부(3)의 세부 구성도이고, 제6도는 제1도의 디스크램블용 15비트 쉬프트 레지스터(4)의 세부 구성도이다.
본 발명은 제1도에 도시한 바와 같이 ID 레지스터(1), ID 레지스터 데이터 디코딩부(2), 리세트/세트 신호 발생부(3), 및 디스크램블용 15비트 쉬프트 레지스터(4)로 구성된다.
ID 레지스터(1)는 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되어 외부로 부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 따라 SRAM 데이터 버스를 통해 입력되는 8비트의 데이터(SDB[7:0])를 입력되는 4비트(SDB[6:3])를 ID 데이터(ID[6:3])로 출력한다.
ID 레지스터 데이터 디코딩부(2)는 ID 레지스터(1)로부터 출력되는 ID데이타(ID[6:3])를 디코딩하여 16비트의 디코딩 데이터(DEC[15:0])를 출력한다.
리세트/세트 신호 발생부(3)는 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])를 입력으로 디스크램블 초기 프리세트 번호(Decramble Initial Number)를 디코딩하여 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14])를 출력한다.
디스크램블용 15비트 쉬프트 레지스터(4)는 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)에 따라 초기 상태(Inital Condition)가 세팅되고 리세트/세트 신호 발생부(3)로부터 출력되는 디스크램블 프리세트 신호(DSC-RS[0:14])에 따라 프리세트되어 SRAM 데이터 버스를 통해 입력되는 8비트의 데이터(SDB[7:1])를 쉬프트시키고 디스크램블링시켜 디스크램블링 출력 데이터(DSC-O[0:7])를 출력한다.
이와 같이 구성되는 본 발명에 의한 SD DVD의 디스크램블러의 동작을 설명한다.
ID 레지스터(1)는 SRAM데이타 버스로부터 입력되는 SD 디코더의 4개의 ID데이타(ID[6:3])를 출력하는 것으로, 이 4개의 ID 데이터(ID[6:3])가 디스크램블용 쉬프트 레지스터(4)의 초기 프리세트를 조절할 수 있게 한다.
디스크램블 쉬프트 레지스터(4)의 초기 크기는 초기 프리세트 번호와 초기 크기(Inital Value)의 관계를 나타낸 제2도에 도시한 바와 같이 ID 레지스터(1)의 4개의 ID 데이터(ID[6:3])에 의해 16개의 값으로 존재하게 된다.
즉, 제2도는 디스크램블용 쉬프트 레지스터의 초기 상태를 나타내는데, 이 조건으로 디스크램블용 쉬프트 레지스터(4)의 세트/리세트가 제어된다.
SD DVD의 EDC 1블럭은 2064 바이트로 구성되며 그중에 4바이트가 ID 데이터이고 2바이트가 ID ECC용 패러티 심볼 데이터이고, 6바이트가 리저브(Reserve)된 데이터이고, 2048 바이트가 메인 데이터이고, 4바이트가 EDC 패러티이다.
ID 레지스터(1)로부터 출력되는 4바이트의 EDC 패러티의 ID 데이터 중에서 최하위 바이트의 ID 데이터(ID[6:3])에 의한 디스크램블용 쉬프트 레지스터(4)의 세트/리세트 조건은 제2도에 도시한 바와 같다.
외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 ID 레지스터(1)가 리세트되어 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 따라 SRAM 데이터 버스를 통해 입력되는 8비트의 데이터(SDB[7:0])로부터 4비트(SDB[6:3])를 ID 데이터(ID[6:3])가 출력된다.
ID 레지스터(1)로부터 출력되는 ID데이타(ID[6:3])는 ID 레지스터 데이터 디코딩부(2)에서 디코딩되어 16비트의 디코딩 데이터(DEC[15:0])로 출력된다.
ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])는 리세트/세트 신호 발생부(3)에 입력되어 디스크램블 초기 프리세트 번호(Decramble Initial Number)가 디코딩되어 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14])로 출력된다.
마지막으로 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)에 따라 디스크램블용 15비트 쉬프트 레지스터(4)의 초기 상태(Initial Condition)가 세팅되고 리세트/세트 신호 발생부(3)로부터 출력되는 디스크램블 프리세트 신호(DSC-RS[0:14])에 따라 디스크램블용 15비트 쉬프트 레지스터(4)가 프리세트 되어 SRAM 데이터 버스를 통해 입력되는 8비트의 데이터(SDB[7:0])가 쉬프트되고 디스크램블링되어 디스크램블링 출력 데이터(DSC-[0:7])로 출력된다.
ID 레지스터(1)는 제3도에 도시한 바와 같이 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 최하위 비트(SDB0)를 출력하는 플립플롭(11), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identifcation Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 한 비트(SDB1)를 출력되는 플립플롭(12), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Eable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 한 비트(SDB2)를 출력하는 플립플롭(13), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로 부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 한 비트(SDB3)를 ID 비트(ID3)로 ID 레지스터 데이터 디코딩부(2)로 출력하는 플립플롭(14), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 한 비트(SDB4)를 ID 비트(ID4)로 ID 레지스터 데이터 디코딩부(2)로 출력하는 플립플롭(15), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 한 비트 (SDB5)를 ID 비트(ID5)로 ID 레지스터 데이터 디코딩부(2)로 출력한 플립플롭(16), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 한 비트(SDB6)를 ID 비트(ID6)로 상기 ID 레지스터 데이터 디코딩부(2)로 출력하는 플립플롭(17), 및 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트 되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 최상위 비트(SDB7)를 출력하는 플립플롭(18)으로 구성된다.
이와 같이 구성되는 ID 레지스터(1)의 동작을 설명한다.
데이터 버스를 통해 입력되는 데이터(SDB[7:0])는 각각 플립플롭(11, 12, 13, 14, 15, 16, 17, 18)의 데이터 입력단자에 입력되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 출력된다. 여기서, 플립플롭(14, 15, 16, 17)으로부터 출력되는 신호가 ID 데이터의 4개의 비트(ID[6:3])가 되어 ID 레지스터 데이터 디코딩부(2)로 출력되게 된다.
이때 플립플롭(11, 12, 13, 14, 15, 16, 17, 18)은 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트된다.
ID 레지스터 데이터 디코딩부(2)는 제4도에 도시한 바와 같이 ID 레지스터(1)로부터 출력되는 ID 데이터(ID[6:3])를 각각 반전시키는 4개의 인버터(21, 22, 23, 24), 4개의 인버터(21, 22, 23, 24)의 출력을 각각 반전시키는 4개의 인버터(25, 26, 27, 28), 인버터(21, 22, 23, 24)의 출력을 부정 논리곱하여 디코딩 데이터의 최하위 비트(DEC0)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(29), 인버터(21, 22, 23, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 한비트(DEC1)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(30), 인버터(21, 22, 24, 27)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트(DEC2)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(31), 인버터(21, 22, 27, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트(DEC3)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(32), 인버터(21, 23, 24, 26)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트(DEC4)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(33), 인버터(21, 23, 26, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트(DEC5)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(34), 인버터(21, 24, 26, 27)의 출력을 부정 논리곱하여 디코딩 데이터의 한비트(DEC6)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(35), 인버터(21, 26, 27, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트(DEC7)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(36), 인버터(22, 23, 24, 25)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트(DEC8)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(37), 인버터(22, 23, 25, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트(DEC9)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(38), 인버터(22, 24, 25, 27)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트의 디코딩 데이터(DEC10)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(39), 인버터(22, 25, 27, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트의 디코딩 데이터(DEC11)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(40), 인버터(23, 24, 25, 26)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트의 디코딩 데이터(DEC12)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(41), 인버터(23, 25, 26, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 한 비트(DEC13)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(42), 인버터(24, 25, 26, 27), 출력을 부정 논리곱하여 디코딩 데이터의 한 비트(DEC14)를 리세트/세트 신호발생부(3)로 출력하는 낸드 게이트(43), 및 인버터(25, 26, 27, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 최상위 비트(DEC15)를 리세트/세트 신호 발생부(3)로 출력하는 낸드 게이트(44)로 구성된다.
이와 같이 구성되는 ID 레지스터 데이터 디코딩부(2)의 동작을 설명한다.
ID 레지스터(1)로부터 출력되는 ID 데이터(ID[6:3])는 인버터(21, 22, 23, 24)에서 각각 반전된후, 다시 인버터(25, 26, 27, 28)에서 반전된다. 인버터(21 내지 28)에서 반전된 신호는 16개의 낸드 게이트(29 내지 44)에서 각각 부정 논리곱되어 디코딩 데이터의 각각의 비트(DEC[0:15])로 출력된다.
즉, ID 레지스터(1)로부터 출력되는 ID 데이터(ID[6:3])의 4개의 비트는 인버터(21 내지 28)와 낸드 게이트(29 내지 44)를 통해 각각의 경우의 수로 논리 연산되어 출력되므로 16개의 비트로 이루어진 디코딩 데이터(DEC[0:15])로 출력되게 된다.
리세트/세트 신호 발생부(3)는 제5도에 도시한 바와 같이 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 일부 비트(DEC1, 5, 9, 13)를 부정 논리곱하는 낸드 게이트(51), 낸드 게이트(51)의 출력을 반전시켜 디스크램블링 프리세트 신호의 최상위 비트(DSC-RS14)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력되는 인버터(52), ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 일부 비트(DEC3, 7, 11)를 논리곱하여 디스크램블링 프리세트 신호의 한 비트(DSC-RS13)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 앤드 게이트(53), ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0]중 일부 비트(DEC1, 5, 9)를 논리곱하여 디스크램블링 프리세트 신호의 한 비트(DSC-RS12)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 앤드 게이트(54), ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 일부 비트(DEC3, 7)를 논리곱하여 디스크램블링 프리세트 신호의 한 비트(DSC-RS11)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 앤드 게이트(55), ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 일부 (DEC1, 5)를 논리곱하여 디스크램블링 프리세트 신호의 한 비트(DSC-RS10)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 앤드 게이트(56), ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 한 비트(DEC3)를 반전시키는 인버터(57), 인버터(57)의 출력을 반전시켜 디스크램블링 프리세트 신호의 한 비트(DSC-RS9)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 인버터(58), ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 디스크램블링 프리세트 신호의 한 비트(DEC-RS1)를 반전시키는 인버터(59), 인버터(59)의 출력을 반전시켜 디스크램블링 프리세트 신호의 한 비트(DSC-RS8)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 인버터(60), ID 레지스터 데이터 데코딩부(2)로 부터 출력되는 디코딩 데이터(DEC[15:0])중 한 비트(DEC14)를 반전시키는 인버터(61), 인버터(61)의 출력을 반전시켜 디스크램블링 프리세트 신호의 한 비트(DSC-RS7)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 인버터(62), ID 레지스터 데이터 데코딩부(2)로 부터 출력되는 디코딩 데이터(DEC[15:0])중 한 비트(DEC12)를 반전시키는 인버터(63), 인버터(63)의 출력을 반전시켜 디스크램블링 프리세트 신호의 한 비트(DSC-RS6)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 인버터(64), ID 레지스터 데이터 데코딩부(2)로 부터 출력되는 디코딩 데이터(DEC[15:0])중 한 비트(DEC10)를 반전시키는 인버터(65), 인버터(65)의 출력을 반전시켜 디스크램블링 프리세트 신호의 한 비트(DSC-RS5)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 인버터(66), ID 레지스터 데이터 데코딩부(2)로 부터 출력되는 디코딩 데이터(DEC[15:0])중 한 비트(DEC8)를 반전시키는 인버터(67), 인버터(67)의 출력을 반전시켜 디스크램블링 프리세트 신호의 한 비트(DSC-RS4)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 인버터(68), ID 레지스터 데이터 데코딩부(2)로 부터 출력되는 디코딩 데이터(DEC[15:0])중 한 비트(DEC6)를 반전시키는 인버터(69), 인버터(69)의 출력을 반전시켜 디스크램블링 프리세트 신호의 한 비트(DSC-RS3)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 인버터(70), ID 레지스터 데이터 데코딩부(2)로 부터 출력되는 디코딩 데이터(DEC[15:0])중 한 비트(DEC15, 4)를 논리곱하여 디스크램블링 프리세트 신호의 한 비트(DSC-RS2)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 앤드 게이트(71), ID 레지스터 데이터 데코딩부(2)로 부터 출력되는 디코딩 데이터(DEC[15:0])중 일부 비트(DEC2, 13)를 논리곱하여 디스크램블링 프리세트 신호의 한 비트(DSC-RS1)로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 앤드 게이트(72), 및 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디노딩 데이터(DEC[15:0])중 최상위 일부 비트(DEC10, 11, 15)를 논리곱하여 디스크램블링 프리세트 신호의 최하위 비트(DSC-RS0)를 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 앤드 게이트(73)로 구성된다.
이와 같이 구성되는 리세트/세트 신호 발생부(3)의 동작을 설명한다.
ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])는 제5도에 도시한 바와 같이 각각 낸드 게이트(51)와 인버터(52), 앤드 게이트(53, 54, 55, 56, 71, 72, 73), 및 인버터(57, 58, 59, 60, 61, 62, 63, 64, 65, 66, 67, 68, 69, 70)를 통해 논리 연산되어 15비트의 디스크램블링 프리세트 신호(DSC-RS[0:14])로 디스크램블용 15비트 쉬프트 레지스터(4)로 출력된다.
디스크램블링용 15비트 쉬프트 레지스터(4)는 제6도에 도시한 바와같이 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 각각의 디스크램블 프리세트 신호(DSC-RS[0:14])을 입력으로 디스크램블링 및 쉬프팅시키는 디스크램블링 및 쉬프팅부(81), 및 디스크램블링 및 쉬프팅부(81)로부터 출력되는 8비트의 신호와 SRAM 데이터 버스를 통해 입력되는 8비트의 데이터(SDB[7:0])를 각각 배타적 논리합하여 디스크램블링 출력 데이터(DSC-O[0:7])를 출력하는 배타적 논리합부(82)로 구성된다.
여기서, 디스크램블링 및 쉬프팅부(81)는 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭 (SF-CK)와 피드백된 데이터를 리세트/세트 신호 발생부(3)로부터 출력되는 16비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 최하위 비트(DSC=RS0)를 입력으로 디스크램블링 처리하여 배타적 논리합부(82)로 출력하는 디스크램블링부(91), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(91)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS1)를 입력으로 디스크램블링 처리하여 배타적 논리합부(82)로 출력하는 디스크램블링부(92), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(92)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS2)를 입력으로 디스크램블링 처리하여 배타적 논리합부(82)로 출력하는 디스크램블링부(93), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(93)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS3)를 입력으로 디스크램블링 처리하여 배타적 논리합부(82)로 출력하는 디스크램블링부(94), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(94)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS4)를 입력으로 디스크램블링 처리하여 배타적 논리합부(82)로 출력하는 디스크램블링부(95), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(95)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS5)를 입력으로 디스크램블링 처리하여 배타적 논리합부(82)로 출력하는 디스크램블링부(96), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(96)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS6)를 입력으로 디스크램블링 처리하여 배타적 논리합부(82)로 출력하는 디스크램블링부(97), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(97)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS7)를 입력으로 디스크램블링 처리하여 배타적 논리합부(82)로 출력하는 디스크램블링부(98), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(98)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트이 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS8)를 입력으로 디스크램블링 처리하는 디스크램블링부(99), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(99)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS9)를 입력으로 디스크램블링 처리하는 디스크램블링부(100), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(100)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS10)를 입력으로 디스크램블링 처리하는 디스크램블링부(101), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(101)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS11)를 입력으로 디스크램블링 처리하는 디스크램블링부(102), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(102)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS12)를 입력으로 디스크램블링 처리하는 디스크램블링부(103), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(103)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS13)를 입력으로 디스크램블링 처리하는 디스크램블링부(104), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 디스크램블링부(104)로부터 출력되는 신호와 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 한 비트(DSC-RS14)를 입력으로 디스크램블링 처리하는 디스크램블링부(105), 및 디스크램블링부(101, 105)로부터 출력되는 신호를 배타적 논리합하여 디스크램블링부(91)로 피드백시켜 출력하는 배타적 오아게이트(106)로 구성된다.
여기서, 디스크램블링부(91, 92, 93, 94, 95, 96, 97, 98, 99, 100, 101, 102, 103, 104, 105)는 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 각각의 디스크램블 프리세트 신호(DSC-RS[0:14])를 반전시키는 인버터(110), 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 각각의 디스크램블 프리세트 신호(DSC-RS[0:14])와 외부로부터 입력되는 리세트 인에이블 신호(RES-E)를 부정 논리곱하는 앤드 게이트(111), 인버터(110)의 출력과 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)를 부정 논리곱하는 앤드 게이트(112), 및 배타적 오아 게이트(106)와 전단의 각 디스크램블링부(91, 92, 93, 94, 95, 96, 97, 98, 99, 100, 101, 102, 103, 104)로부터 출력되는 신호를 각각 데이터 입력으로 하고 앤드 게이트(111, 112)로부터 출력되는 신호를 리세트/세트 입력으로 하고 외부로부터 입력되는 시스템 클럭(SF-CK)을 클럭 입력으로 하는 플립플롭(113)으로 구성된다.
또한, 배타적 논리합부(82)는 디스크램블링 및 쉬프팅부(81)로부터 출력되는 8비트의 신호와 데이터 버스를 통해 입력되는 8비트의 데이터(SDB[7:0])를 각각 배타적 논리합하여 디스크램블링 출력 데이터(DSC-O[0:7])를 출력하는 8개의 배타적 오아 게이트(121 내지 128)로 구성된다.
이와 같이 구성되는 디스크램블용 15비트 쉬프트 레지스터(4)의 동작을 설명한다.
외부로부터 입력되는 리세트 인에이블 신호 (RES-EN)가 하이 레벨(High Level)인 경우 디스크램블용 쉬프트 레지스터(4)의 초기 상태가 세팅된다. 또한, 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)가 하이 레벨(Hight Level)이고, 리세트/세트 신호 발생부(3)로부터 출력되는 디스크램블 프리세트 신호(DSC-RS[0:14])인 경우 디스크램블용 쉬프트 레지스터(4)의 초기 상태가 세팅된다.
또한, 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)가 하이레벨이고 리세트/세트 신호 발생부(3)로부터 출력되는 디스크램블 프리세트 신호(DSC-RS[0:14])가 로우 레벨이면 레지스터(113)의 출력신호(QQ)는 세트되며, 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)가 하이레벨이고 리세트/세트 신호 발생부(3)로부터 출력되는 디스크램블 프리세트 신호(DSC-RS[0:14])가 하이 레벨이면 레지스터(113)의 출력 신호(QQ)는 리세트된다.
그리고, 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)를 디스크램블용 15비트 쉬프트 레지스터(4)의 프리세트 상태를 세팅할 때 하이레벨로 하고, 디스크램블을 수행할때에는 로우 레벨로하여 디스크램블용 15비트 쉬프트 레지스터(4)가 SRAM의 데이터 버스에서 입력되는 데이터(SDB[7:0])와 시스템 클럭(SF-CK)에 한 번씩 배타적 논리합되어 디스크램블링 출력 데이터(DSC-O[0:7])로 출력된다.
시스템 클럭(SF-CK)은 리세트 인에이블 신호(RES-EN)가 하이 레벨일 때 클럭킹하지 않고 리세트 인에이블 신호(RES-EN)가 로우 레벨일때만 2048번 클럭킹하여 SRAM 데이터 버스로부터 입력되는 2048 바이트의 메인 데이터(SDB[7:0])가 디스크램블되도록 한다.
이상에서 설명한 바와 같이 본 발명에 의한 디스크램블러는 SD-DVD용 규격에 알맞게 구현되면 간단한 회로로 구현할 수 있다.

Claims (8)

  1. 외부로부터 입력되는 ID-리세트(Idenfification-Reset) 신호에 따라 리세트되어 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 따라 데이터 버스를 통해 입력되는 8비트의 데이터(SDB[7:0])를 입력으로 41lxm(SDB[6:3])를 ID 데이터(ID[6:3])를 출력하는 ID 레지스터(1), 상기 ID 레지스터(1)로부터 출력되는 ID데이타(ID[6:3])를 디코딩하여 16비트의 디코딩 데이터(DEC[15:0])를 출력하는 ID 레지스터 데이터 디코딩부(2), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])를 입력으로 디스크램블 초기 프리세트 번호(Decramble Initial Number)를 디코딩하여 15비트의 디스크램블 프리세트 신호(DSC-SC[0:14])를 출력하는 리세트/세트 신호 발생부(3), 및 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)에 따라 초기상태(Inital Condition)가 세팅되고 상기 리세트/세트 신호 발생부(3)로부터 출력되는 디스크램블 프리세트 신호(DSC-RS[0:14])에 따라 프리세트 되어 상기 데이터버스를 통해 입력되는 8비트의 데이터(SDB[7:0])를 쉬프트시키고 디스크램블링시켜 디스크램블링 출력 데이터(DSC-O[0:7])를 출력하는 디스크램블용 15비트 쉬프트 레지스터(4)를 포함하여 구성되는 것을 특징으로 하는 SD DVD의 디스크램블러.
  2. 제1항에 있어서, 상기 ID 레지스터(1)는 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 최하위 비트(SDB0)를 출력하는 제1플립플롭(11), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 하위 제2비트(SDB1)를 출력하는 제2플립플롭(12), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 하위 제3비트(SDB2)를 출력하는 제3플립플롭(13), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 하위 제4비트(SDB3)를 ID 비트(ID3)로 상기 ID 레지스터 데이터 디코딩부(2)로 출력하는 제4플립플롭(14), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 하위 제5비트(SDB4)를 ID 비트(ID4)로 상기 ID 레지스터 데이터 디코딩부(2)로 출력하는 제5플립플롭(15), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 하위 제6비트(SDB5)를 ID 비트(ID5)로 상기 ID 레지스터 데이터 디코딩부(2)로 출력하는 제6플립플롭(16), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 하위 제7비트(SDB6)를 ID 비트(ID6)로 상기 ID 레지스터 데이터 디코딩부(2)로 출력하는 제7플립플롭(17), 외부로부터 입력되는 ID-리세트(Identification-Reset) 신호에 따라 리세트되고 외부로부터 입력되는 ID 인에이블(Identification Enable) 클럭 신호(ID-EN)에 동기되어 데이터 버스를 통해 입력되는 데이터(SDB[7:0])중 최상위 비트(SDB7)를 출력하는 제8플립플롭(18)로 구성되는 것을 특징으로 하는 SD DVD의 디스크램블러.
  3. 제1항에 있어서, 상기 ID 레지스터 데이터 디코딩부(2)는 상기 ID 레지스터(1)로부터 출력되는 ID 데이터(ID[6:3])를 각각 반전 시키는 제1, 제2, 제3, 제4, 인버터(21, 22, 23, 24), 상기 제1, 제2, 제3, 제4, 인버터(21, 22, 23, 24)의 출력을 각각 반전시키는 제5, 제6, 제7, 제8인버터(25, 26, 27, 28), 상기 제1, 제2, 제3, 제4, 인버터(21, 22, 23, 24)의 출력을 부정 논리곱하여 디코딩 데이터의 최하위 비트(DEC0)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제1낸드 게이트(29), 상기 제1, 제2, 제3 및 제8인버터(21, 22, 23, 24)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제2비트(DEC1)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제2낸드 게이트(30), 상기 제1, 제2, 제4, 및 제7인버터(21, 22, 24, 27)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제3비트(DEC2)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제3낸드 게이트(31), 상기 제1, 제2, 제7, 및 제8인버터(21, 22, 27, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제4비트(DEC3)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제4낸드 게이트(32), 상기 제1, 제3, 제4, 및 제6인버터(21, 23, 24, 26)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제5비트(DEC4)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제5낸드 게이트(33), 상기 제1, 제3, 제6, 및 제8인버터(21, 23, 26, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제6비트(DEC5)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제6낸드 게이트(34), 상기 제1, 제4, 제6, 및 제7인버터(21, 24, 26, 27)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제7비트(DEC6)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제7낸드 게이트(35), 상기 제1, 제6, 제7, 및 제8인버터(21, 26, 27, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제8비트(DEC7)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제8낸드 게이트(36), 상기 제2, 제3, 제4, 및 제5인버터(22, 23, 24, 25)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제9비트(DEC8)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제9낸드 게이트(37), 상기 제2, 제3, 제5, 및 제8인버터(22, 23, 25, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제10비트(DEC9)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제10낸드 게이트(38), 상기 제2, 제4, 제5, 및 제7인버터(22, 24, 25, 27)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제11비트(DEC10)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제11낸드 게이트(39), 상기 제2, 제5, 제7, 및 제8인버터(22, 25, 27, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제12비트(DEC11)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제12낸드 게이트(40), 상기 제3, 제4, 제5, 및 제6인버터(23, 24, 25, 26)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제13비트(DEC12)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제13낸드 게이트(41), 상기 제3, 제5, 제6, 및 제8인버터(23, 25, 26, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제14비트(DEC13)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제14낸드 게이트(42), 상기 제4, 제5, 제6, 및 제7인버터(24, 25, 26, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 하위 제15비트(DEC14)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제15낸드 게이트(43), 상기 제5, 제6, 제7, 및 제8인버터(25, 26, 27, 28)의 출력을 부정 논리곱하여 디코딩 데이터의 최상위 비트(DEC15)를 상기 리세트/세트 신호 발생부(3)로 출력하는 제16낸드 게이트(44)로 구성되는 것을 특징으로 하는 SD DVD의 디스크램블러.
  4. 제1항에 있어서, 상기 리세트/세트 신호 발생부(3)는 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제2, 제6, 제9및 제14비트(DEC1, 5, 9, 13)를 부정 논리곱하는 낸드 게이트(51), 상기 낸드 게이트(51)의 출력을 반전시켜 디스크램블링 프리세트 신호의 최상위 비트(DSC-RS14)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제1인버터(52), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제4, 제8, 및 제12비트(DEC3, 7, 11)를 논리곱하여 디스크램블링 프리세트 신호의 하위 제14비트(DSC-RS13)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력되는 제1앤드 게이트(53), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제2, 제6, 및 제10비트(DEC1, 5, 9)를 논리곱하여 디스크램블링 프리세트 신호의 하위 제13비트(DSC-RS12)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력되는 제2앤드 게이트(54), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제4, 제8비트(DEC3, 7)를 논리곱하여 디스크램블링 프리세트 신호의 하위 제12비트(DSC-RS11)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력되는 제3앤드 게이트(55), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제2, 및 제6비트(DEC1, 5)를 논리곱하여 디스크램블링 프리세트 신호의 하위 제11비트(DSC-RS10)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력되는 제4앤드 게이트(56), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제4비트(DEC3)를 반전시키는 제2인버터(57), 상기 제2인버터(57)의 출력을 반전시켜 디스크램블링 프리세트 신호의 하위 제10비트(DSC-RS9)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제3인버터(58), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 디스크램블링 프리세트 신호의 하위 제2비트(DEC1)를 반전시키는 제4인버터(59), 상기 제4인버터(59)의 출력을 반전시켜 디스크램블링 프리세트 신호의 하위 제9비트(DSC-RS8)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제5인버터(60), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제15비트(DEC14)를 반전시키는 제6인버터(61), 상기 제6인버터(61)의 출력을 반전시켜 디스크램블링 프리세트 신호의 하위 제8비트(DSC-RS7)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제7인버터(62), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제13비트(DEC12)를 반전시키는 제8인버터(63), 상기 제8인버터(63)의 출력을 반전시켜 디스크램블링 프리세트 신호의 하위 제7비트(DSC-RS6)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제9인버터(64), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제11비트(DEC10)를 반전시키는 제10인버터(65), 상기 제10인버터(65)의 출력을 반전시켜 디스크램블링 프리세트 신호의 하위 제6비트(DSC-RS5)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제11인버터(66), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제9비트(DEC8)를 반전시키는 제12인버터(67), 상기 제12인버터(67)의 출력을 반전시켜 디스크램블링 프리세트 신호의 하위 제5비트(DSC-RS4)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제13인버터(68), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제7비트(DEC6)를 반전시키는 제14인버터(69), 상기 제14인버터(69)의 출력을 반전시켜 디스크램블링 프리세트 신호의 하위 제4비트(DSC-RS3)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제15인버터(70), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 최상위 비트와 하위 제5비트(DEC15, 4)를 논리곱하여 디스크램블링 프리세트 신호의 하위 제3비트(DSC-RS2)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제5앤드 게이트(71), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 하위 제3및 제14비트(DEC2, 13)를 논리곱하여 디스크램블링 프리세트 신호의 하위 제2비트(DSC-RS1)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제6앤드 게이트(72), 상기 ID 레지스터 데이터 디코딩부(2)로부터 출력되는 디코딩 데이터(DEC[15:0])중 최상위와 하위 제11및 제12비트(DEC10, 11, 15)를 논리곱하여 디스크램블링 프리세트 신호의 최하위 비트(DSC-RS0)로 상기 디스크램블용 15비트 쉬프트 레지스터(4)로 출력하는 제7앤드 게이트(73)로 구성되는 것을 특징으로 하는 SD DVD의 디스크램블러.
  5. 제1항에 있어서, 상기 디스크램블링용 15비트 쉬프트 레지스터(4)는 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 각각의 디스크램블 프리세트 신호(DSC-RS[0:14])을 입력으로 디스크램블링 및 쉬프팅시키는 디스크램블링 및 쉬프팅부(81), 및 상기 디스크램블링 및 쉬프팅부(81)로부터 출력되는 8비트의 신호와 상기 데이터 버스를 통해 입력되는 8비트의 데이터(SDB[7:0])를 각각 배타적 논리합하여 디스크램블링 출력 데이터(DSC-O[0:7])를 출력하는 배타적 논리합부(82)로 구성되는 것을 특징으로 하는 SD DVD의 디스크램블러.
  6. 제5항에 있어서, 상기 디스크램블링 및 쉬프팅부(81)는 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 피드백된 데이터를 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSX-RS[0:14]) 중에서 최하위 비트(DSC-RS0)를 입력으로 디스크램블링 처리하여 상기 배타적 논리합부(82)로 출력하는 제1디스크램블링부(91), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 상기 제1디스크램블링부(91)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제2비트(DSC-RS1)를 입력으로 디스크램블링 처리하여 상기 배타적 논리합부(82)로 출력하는 제2디스크램블링부(92), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제2디스크램블링부(92)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제3비트(DSC-RS2)를 입력으로 디스크램블링 처리하여 상기 배타적 논리합부(82)로 출력하는 제3디스크램블링부(93), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제3디스크램블링부(93)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제4비트(DSC-RS3)를 입력으로 디스크램블링 처리하여 상기 배타적 논리합부(82)로 출력하는 제4디스크램블링부(94), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제4디스크램블링부(94)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제5비트(DSC-RS4)를 입력으로 디스크램블링 처리하여 상기 배타적 논리합부(82)로 출력하는 제5디스크램블링부(95), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제5디스크램블링부(95)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제6비트(DSC-RS5)를 입력으로 디스크램블링 처리하여 상기 배타적 논리합부(82)로 출력하는 제6디스크램블링부(96), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제6디스크램블링부(96)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제7비트(DSC-RS6)를 입력으로 디스크램블링 처리하여 상기 배타적 논리합부(82)로 출력하는 제7디스크램블링부(97), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제7디스크램블링부(97)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제8비트(DSC-RS7)를 입력으로 디스크램블링 처리하여 상기 배타적 논리합부(82)로 출력하는 제8디스크램블링부(98), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제8디스크램블링부(98)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제9비트(DSC-RS8)를 입력으로 디스크램블링 처리하는 제9디스크램블링부(99), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제9디스크램블링부(99)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제10비트(DSC-RS9)를 입력으로 디스크램블링 처리하는 제10디스크램블링부(100), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제10디스크램블링부(100)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제11비트(DSC-RS10)를 입력으로 디스크램블링 처리하는 제11디스크램블링부(101), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제11디스크램블링부(101)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제12비트(DSC-RS11)를 입력으로 디스크램블링 처리하는 제12디스크램블링부(102), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제12디스크램블링부(102)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제13비트(DSC-RS12)를 입력으로 디스크램블링 처리하는 제13디스크램블링부(103), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제13디스크램블링부(103)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 하위 제14비트(DSC-RS13)를 입력으로 디스크램블링 처리하는 제14디스크램블링부(104), 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)와 외부로부터 입력되는 시스템 클럭(SF-CK)과 제14디스크램블링부(104)로부터 출력되는 신호와 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 디스크램블 프리세트 신호(DSC-RS[0:14]) 중에서 최상위 비트(DSC-RS14)를 입력으로 디스크램블링 처리하는 제15디스크램블링부(105), 및 상기 제11및 제15디스크램블링부(101, 105)로부터 출력되는 신호를 배타적 논리합하여 상기 제1디스크램블링부(91)로 피드백시켜 출력하는 배타적 오아 게이트(106)로 구성되는 것을 특징으로 하는 SD DVD의 디스크램블러.
  7. 제6항에 있어서, 상기 제1내지 제15디스크램블링부(91, 92, 93, 94, 95, 96, 97, 98, 99, 100, 101, 102, 103, 104, 105)는 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 각각의 디스크램블 프리세트 신호(DSC-RS[0:14])를 반전시키는 인버터(110), 상기 리세트/세트 신호 발생부(3)로부터 출력되는 15비트의 각각의 디스크램블 프리세트 신호(DSC-RS[0:14])와 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)를 부정 논리곱하는 제1앤드 게이트(111), 상기 인버터(110)의 출력과 외부로부터 입력되는 리세트 인에이블 신호(RES-EN)를 부정 논리곱하는 제2앤드 게이트(112), 및 배타적 오아 게이트(106)와 전단의 각 디스크램블링부(91, 92, 93, 94, 95, 96, 97, 98, 99, 100, 101, 102, 103, 104)로부터 출력되는 신호를 각각 데이터 입력으로 하고 상기 제1및 제2앤드 게이트(111, 112)로부터 출력되는 신호를 리세트/세트 입력으로 하고 외부로부터 입력되는 시스템 클럭(SF-CK)를 클럭 입력으로 하는 플립플롭(113)으로 구성되는 것을 특징으로 하는 SD DVD의 디스크램블러.
  8. 제5항에 있어서, 상기 배타적 논리합부(82)는 상기 디스크램블링 및 쉬프팅부(81)로부터 출력되는 8비트의 신호와 상기 데이터 버스를 통해 입력되는 8비트의 데이터(SDB[7:0])를 각각 배타적 논리합하여 디스크램블링 출력 데이터(DSC-O[0:7])를 출력하는 8개의 배타적 오아 게이트(121 내지 128)로 구성되는 것을 특징으로 하는 SD DVD의 디스크램블러.
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