KR0172834B1 - 고체촬상 소자의 구조 - Google Patents
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Abstract
본 발명은 CCD 영상소자의 수직전하 전송영역(VCCD)과 수평전하 전송영역(HCCD)의 인터페이스부에 포텐셜 스텝(Potential Step)이 형성되도록 하여 전하전송 효율(Charge Transfer Efficiency)을 높인 고체촬상 소자의 구조에 관한 것으로, 수직전하 전송영역(VCCD)과 수평전하 전송영역(HCCD)의 인터페이스부의 상측에 HΦ1이 인가되는 트랜스퍼 게이트에 일부분이 오버랩 되고, VΦ4이 인가되는 마지막단의 폴리게이트 I에 수평하게 인접하여 형성되어 외부의 DC 바이어스에 의해 인터페이스부에 포텐셜 스텝을 형성하는 베리어 게이트(Barrier Gate)를 포함하여 이루어진다.
Description
제1도(a)는 종래의 CCD의 레이아웃도 (b)는 종래의 CCD의 단면구조 및 포텐셜 프로파일.
제2도(a)는 본 발명의 CCD의 레이아웃도 (b)는 본 발명의 CCD의 단면구조 및 포텐셜 프로파일.
* 도면의 주요부분에 대한 부호의 설명
20,24 : 폴리게이트 Ⅱ 21,25 : 폴리게이트 Ⅰ
22 : 제1베리어 게이트 23 : 제2베리어 게이트
본 발명은 CCD(Charge Coupled Device) 영상소자에 관한 것으로, 특히 수직전하 전송영역(VCCD)과 수평전하 전송영역(HCCD)의 인터페이스부에 포텐셜 스텝(Potential Step)이 형성되도록 하여 전하전송 효율(Charge Transfer Efficiency)을 높인 고체촬상 소자의 구조에 관한 것이다.
일반적으로 CCD는 매트릭스(Matrix) 형태로 배열되어 빛의 신호를 전기적인 영상신호로 출력하는 복수개의 포토 다이오드 영역(PD)과, 상기 매트릭스 형태로 배열된 포토 다이오드 영역(PD) 사이의 수직 방향으로 형성되어 각 포토 다이오드(PD)에서 생성된 영상신호 전하를 수직 방향으로 전송하는 복수개의 수직전하 전송영역(VCCD)과, 상기 수직전하 전송영역(VCCD) 일측에 형성되어 수직전하 전송영역으로 전송된 영상신호 전하를 수평 방향으로 전송하는 수평전하 전송영역(HCCD)과, 상기 수평전하 전송영역(HCCD)의 출력단에 형성되어 전송된 영상신호 전하를 센싱하여 전기적인 신호로 출력하는 센싱앰프를 포함하여 구성된다.
이하, 첨부된 도면을 참고하여 종래의 고체촬상 소자에 대하여 설명하면 다음과 같다.
제1도(a)는 종래의 CCD의 레이아웃도이고, 제1도(b)는 종래의 CCD의 단면구조 및 포텐셜 프로파일이다.
먼저, 제1도(a)에서와 같이, 복수개의 포토 다이오드 영역(PD)과 각 포토 다이오드(PD)에서 생성된 영상신호 전하를 수직 방향으로 전송하는 복수개의 수직전하 전송영역(VCCD)과, 상기 수직전하 전송영역(VCCD) 일측에 수평전하 전송영역(HCCD)이 형성된 기판상에 다음과 같이 각 게이트가 구성된다.
수직전하 전송영역상에 각 포토 다이오드 영역에서 생성된 영상신호 전하를 순차적으로 수직 방향으로 전송하기 위한 복수개의 폴리게이트 Ⅰ(1), 폴리게이트 Ⅱ(2)가 반복적으로 형성된다.
이때 폴리게이트 Ⅰ(1)은 일측이 포토 다이오드 영역에 겹치게 구성되어 트랜스퍼 게이트(Transfer Gate)로 이용된다.
상기와 같이 수직전하 전송영역상에 형성된 폴리게이트 Ⅰ,Ⅱ(1)(2)는 제1폴리게이트 Ⅱ에는 VΦ1, 제1폴리게이트 Ⅰ에는 VΦ2, 제2폴리게이트 Ⅱ에는 VΦ3, 제2폴리게이트 Ⅰ에는 VΦ4의 클럭이 인가되어 순차적으로 영상신호 전하를 수직 방향으로 전송하게 된다.
즉, 4페이즈 클럭킹(4-Phase Clocking)으로 영상신호 전하의 트랜스퍼 동작이 이루어진다.
그리고 수평전하 전송영역상에는 2페이즈 클럭킹(2-Phase Clocking)으로 수직전하 전송영역에서 전송되는 영상신호 전하를 전기적인 영상신호로 변환하여 출력하는 센싱앰프(Sensing Amp)로 전송하기 위한 폴리게이트 Ⅰ,Ⅱ(3)(4)가 구성된다.
즉, 수평전하 전송영역상에 형성된 복수개의 폴리게이트 Ⅰ,Ⅱ(3)(4)에는 HΦ1, HΦ2의 클럭이 교대로 인가되어 순차적으로 영상신호 전하를 트랜스퍼 하게 된다.
상기와 같이 구성된 종래의 고체촬상 소자는 제1도(b)에서와 같이, 각각의 화소영역에서 생성된 영상신호 전하가 VΦ1,VΦ2,VΦ3,VΦ4의 클럭에 의해 포텐셜 레벨이 변화되어 수직 방향으로 전송되고, 상기의 영상신호 전하는 다시 HΦ1, HΦ2의 클럭에 의해 플로우팅 게이트 영역(Floation Gate Region)으로 전송되어 센싱앰프를 거쳐 아나로그 신호로 변환되어 출력되게 된다.
그러나 상기와 같은 종래의 고체촬상 소자에 있어서는 수직전하 전송영역과 수평전하 전송영역의 인터페이스 되는 부분의 오버랩(Overlap)되는 웰(Well)에서 발생되는 포텐셜 베리어(Potential Barrier), 포텐셜 포켓(Potential Pocket) 등으로 인해서 전하전송 효율이 저하되는 문제점이 있었다.
또한 H-V 인터페이스부의 채널스톱층(CST)에 의한 내로우 채널효과(Narrow Channel Effect)에 의해 영상신호 전하가 효율적으로 트랜스퍼 되지 못해 화면상에 블랙라인(Black Line) 등의 결함이 나타나는 문제점이 있었다.
본 발명은 상기와 같은 종래의 고체촬상 소자의 문제점을 해결하기 위하여 안출한 것으로써, 수직전하 전송영역(VCCD)과 수평전하 전송영역(HCCD)의 인터페이스부에 외부의 DC 바이어스에 의해 제어되는 베리어 게이트(Barrier Gate)를 구성하여 포텐셜 스텝(Potential Step)이 형성되도록 하여 전하전송 효율(CTE)을 높인 고체촬상 소자의 구조를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 고체촬상 소자의 구조는 수직전하 전송영역(VCCD)과 수평전하 전송영역(HCCD)의 인터페이스부의 상측에 HΦ1이 인가되는 트랜스퍼 게이트에 일부분이 오버랩 되고, VΦ4이 인가되는 마지막단의 폴리게이트 Ⅰ에 수평하게 인접하여 형성되어 외부의 DC 바이어스에 의해 인터페이스부에 포텐셜 스텝을 형성하는 베리어 게이트(Barrier Gate)를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 고체촬상 소자의 구조에 대하여 상세히 설명하면 다음과 같다.
제2도(a)는 본 발명의 CCD의 레이아웃도이고, 제2도(b)는 본 발명의 CCD의 단면구조 및 포텐셜 프로파일 이다.
먼저, 제2도(a)에서와 같이, 반도체 기판에 매트릭스 형태로 배열되어 빛의 신호를 전기적인 영상신호로 변환하여 출력하는 복수개의 포토 다이오드 영역(PD)과, 상기 포토 다이오드 영역 사이의 수직 방향으로 형성되어 상측에 반복적으로 형성되는 복수개의 폴리게이트 Ⅰ, Ⅱ(21)(20)에 인가되는 4 페이즈 클럭(4-Phase Clock)(VΦ1,VΦ2,VΦ3,VΦ4)에 의해 포토 다이오드 영역에서 생성된 전하를 수직 방향으로 전송하는 복수개의 수적전하 전송영역(VCCD)과, 상기 수직전하 전송영역의 일측에 형성되어 상측의 복수개의 폴리게이트 Ⅰ, Ⅱ(24)(25)에 인가되는 2 페이즈 클럭(2-Phase Clock)(HΦ1, HΦ2)에 의해 수직 방향으로 전송된 영상신호 전하를 수평 방향으로 전송하는 수평전하 전송영역(HCCD)과, 상기 수직전하 전송영역(VCCD)과 수평전하 전송영역(HCCD)의 인터페이스부의 상측에 HΦ1이 인가되는 트랜스퍼 게이트(Transfer Gate)((본 발명의 실시예에서는 수직전하 전송영역(VCCD)상의 마지막단 VΦ4이 인가되는 게이트가 폴리게이트 Ⅰ이므로 수평전하 전송영역(HCCD)상의 트랜스퍼 게이트는 폴리게이트 Ⅱ이어야 한다.))에 일부분이 오버랩(Overlap)되고, VΦ4이 인가되는 마지막단의 폴리게이트 Ⅰ에 수평하게 인접되게 형성되어 외부의 DC 바이어스에 의해 인터페이스부에 포텐셜 스텝(Potential Step)을 형성하는 베리어 게이트(Barrier Gate)를 포함하여 구성된다.
이때, 상기 베리어 게이트는 제1베리어 게이트(22), 제2베리어 게이트(23)의 듀얼게이트(Dual Gate) 구조이다.
그리고 상기 제1, 2베리어 게이트(22)(23) 중에서 어느 하나의 하측영역에는 이온주입 공정으로 수직전하 전송영역(VCCD)과 수평전하 전송영역(HCCD)의 중간의 포텐셜 레벨을 갖는 베리어층이 형성된다.
상기와 같이 구성된 본 발명의 고체촬상 소자는 각 게이트 하측영역의 포텐셜 프로파일이 제2도(b)에서와 같이 형성된다.
즉, 수평전하 전송영역(HCCD)과 수직전하 전송영역(VCCD)의 인터페이스부 하측에 중간레벨의 포텐셜 스텝이 외부 DC 바이어스에 의해 형성되어 H-V 인터페이스부에 발생되는 포텐셜 베리어와 포텐셜 포켓을 제거하여 전하전송 효율을 좋게 하고, 저 조도에서 발생되는 블랙라인 결함을 없애는 효과가 있다.
Claims (3)
- 반도체 기판에 매트릭스 형태로 배열되어 빛의 신호를 전기적인 영상신호로 변환하여 출력하는 복수개의 포토 다이오드 영역(PD)과, 상기 포토 다이오드 영역 사이의 수직 방향으로 형성되어 상측의 복수의 폴리게이트 Ⅰ, Ⅱ에 인가되는 4 페이즈 클럭(VΦ1,VΦ2,VΦ3,VΦ4)에 의해 포토 다이오드 영역에서 생성된 전하를 수직 방향으로 전송하는 복수개의 수직전하 전송영역(VCCD)과, 상기 수직전하 전송영역의 일측에 형성되어 상측의 복수의 폴리게이트 Ⅰ, Ⅱ에 인가되는 2 페이즈 클럭(HΦ1, HΦ2)에 의해 수직 방향으로 전송된 영상신호 전하를 수평 방향으로 전송하는 수평전하 전송영역(HCCD) 등을 구비한 고체촬상 소자에 있어서, 상기 수직전하 전송영역(VCCD)과 수평전하 전송영역(HCCD)의 인터페이스부의 상측에 HΦ1이 인가되는 트랜스퍼 게이트에 일부분이 오버랩 되고, VΦ4이 인가되는 마지막단의 폴리게이트 Ⅰ에 수평하게 인접하여 형성되어 외부의 DC 바이어스에 의해 인터페이스부에 포텐셜 스텝을 형성하는 베리어 게이트(Barrier Gate)를 포함하여 구성됨을 특징으로 하는 고체촬상 소자의 구조.
- 제1항에 있어서, 베리어 게이트는 제1베리어 게이트, 제2베리어 게이트의 듀얼게이트(Dual Gate) 구조인 것을 특징으로 하는 고체촬상 소자의 구조.
- 제1항 또는 제2항에 있어서, 제1, 2베리어 게이트 중에서 어느 하나의 하측영역에 이온주입 공정으로 VCCD와 HCCD 중간의 포텐셜 레벨을 갖는 베리어층이 형성되는 것을 특징으로 하는 고체촬상 소자의 구조.
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