KR0171279B1

KR0171279B1 - Error-correcting method of high bit rate digital subscriber loop

Info

Publication number: KR0171279B1
Application number: KR1019940026839A
Authority: KR
Inventors: 심재영
Original assignee: 정장호; 엘지정보통신주식회사
Priority date: 1994-10-20
Filing date: 1994-10-20
Publication date: 1999-03-30

Abstract

본 발명은 고속 데이터 전송장치(High bit rate Digital Subscriber Loop)에 관한 것으로, 특히 N*56㎑ 나 N*64㎑의 데이터 전송시 사용하지 않는 HDSL타임 슬롯을 이용하여 연속적으로 발생하는 버스트 에러의 정정이 가능하도록 한 고속 데이터 전송장치의 오류 정정 방법에 관한 것이다.The present invention relates to a high bit rate digital subscriber loop, and in particular, to correct burst errors that occur continuously by using an HDSL time slot not used for data transmission of N * 56 ms or N * 64 ms. This invention relates to an error correction method of a high speed data transmission apparatus which enables this.

이러한 본 발명은 고속 데이터 전송장치의 송수신데이타 오류를 정정하는 방법에 있어서, T1(1.544㎒)데이타를 전송하는 HDSL 타임 슬롯중 다수결(Majority) 오류 정정을 위한 DSø1, DSø2 타임 슬롯을 할당하는 제1단계와, 상기 할당한 DSø1 타임슬롯의 N1 데이타를 DSø3, DSø5 타임슬롯에 N1 데이타를 복사한 N1'데이타를 전송하고, DSø2 타임슬롯의 N2 데이타를 DSø4, DSø6 타임 슬롯에 N2 데이터를 복사한 N2' 데이터를 전송하는 제2단계와, 상기 타임 슬롯 DSø1, DSø2, DSø3, DSø4, DSø5, DSø6의 데이터를 비트별로 3:1 다수결 오류 정정을 하는 제3단계로 이루어 진다.The present invention relates to a method for correcting transmission / reception data errors of a high speed data transmission apparatus, the method comprising: assigning DSø1 and DSø2 time slots for major error correction among HDSL time slots transmitting T1 (1.544MHz) data; And N1 'data obtained by copying the N1 data of the assigned DSø1 timeslot to DSø3 and DSø5 timeslots, and N2 copying the N2 data of DSø2 timeslots into DSø4 and DSø6 time slots. A second step of transmitting data and a third step of correcting 3: 1 majority decision error per bit of the data of the time slots DSø1, DSø2, DSø3, DSø4, DSø5, and DSø6 are performed.

Description

Error correction method of high speed data transmission device

제1도는 본 발명에 적용되는 고속 데이터 전송장치 구성도.1 is a block diagram of a high speed data transmission apparatus applied to the present invention.

제2도는 본 발명에 적용되는 HDSL1.5의 프레임 구성도.2 is a frame configuration diagram of HDSL1.5 applied to the present invention.

제3도는 본 발명에 따른 오류 정정 프레임 구조도.3 is an error correction frame structure diagram according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

3 : 클럭 발생부 4 : 디지털 신호 처리부3: clock generator 4: digital signal processor

5 : 다중화부 6 : 역다중화부5: multiplexer 6: demultiplexer

종래의 고속 데이터 전송장치는 송수신할 비트 레이트(bit rate)에 거의 일치하게 라인의 속도가 결정되었기에 고속 모뎀(High Speed Modem)등에서는 적용되어 개별적인 오류 정정이 가능하였으나, 연속적으로 발생하는 버스트 에러의 정정은 불가능한 문제점이 있었다.In the conventional high speed data transmission apparatus, since the line speed is determined to almost correspond to the bit rate to be transmitted and received, the high speed modem is applied to the high speed modem, so that individual error correction is possible. Correction had an impossible problem.

따라서, 본 발명은 상기와 같은 종래 기술의 제반문제점을 해결하기 위한 것으로, 본 발명의 목적은 N*56㎑ 나 N*64㎑의 데이터 전송시 사용하지 않는 HDSL타임 슬롯을 이용하여 연속적으로 발생하는 버스트 에러의 정정이 가능하도록 한 고속 데이터 전송장치의 오류 정정 방법을 제공함에 있다.Accordingly, the present invention is to solve the above-mentioned problems of the prior art, the object of the present invention is to continuously generate by using the HDSL time slot that is not used when transmitting data of N * 56 ms or N * 64 ms An error correction method of a high speed data transmission apparatus capable of correcting a burst error is provided.

이러한 본 발명의 목적을 달성하기 위한 방법은 T1(1.544㎒)데이타를 전송하는 HDSL 타임 슬롯중 다수결 오류 정정을 위한 DSø1, DSø2 타임 슬롯을 할당하는 제1단계와, 상기 할당한 DSø1 타임슬롯의 N1 데이타를 DSø3 와 DSø5 타임슬롯에 N1 데이타를 복사한 N1'데이타를 전송하고, DSø2 타임슬롯의 N2 데이타를 DSø4, DSø6 타임 슬롯에 N2 데이터를 복사한 N2' 데이터를 전송하는 제2단계와, 상기 타임 슬롯 DSø1, DSø2, DSø3, DSø4, DSø5, DSø6의 데이터를 비트별로 3:1 다수결 오류 정정을 하는 제3단계로 이루어 진다.In order to achieve the object of the present invention, a first step of allocating DSø1 and DSø2 time slots for majority decision error correction among HDSL time slots transmitting T1 (1.544MHz) data, and N1 of the allocated DSø1 time slots; A second step of transmitting N1 'data obtained by copying N1 data to DSø3 and DSø5 timeslots, and transmitting N2' data copied N2 data of DSø2 timeslots to DSø4 and DSø6 time slots; A third step of correcting 3: 1 majority decision error per bit of the data slots DSø1, DSø2, DSø3, DSø4, DSø5, and DSø6 is performed.

제1도는 본 발명에 적용되는 고속 데이터 전송장치 구성도로서, 도시된 바와 같이 수신된 직렬데이타를 병렬데이타로 변환하여 출력하는 직/병렬 데이터 변환부(1)와, 송수신 데이터의 포맷 제어신호를 발생함과 아울러 디지털 신호 처리부를 리세트 시키는 중앙 처리 장치(2)와, 수신단에서 얻어지는 수신클럭(RLCLK)을 분주하여 수신할 비트율에 맞는 스터핑클럭(TLCLK)을 발생하고, 송신단에서 얻어지는 수신클럭(RCLK)을 분주하여 송신할 비트율에 맞는 송신클럭(TLCLK)을 발생함과 아울러 플래그 인 신호(FI)을 발생하는 클럭 발생부(3)와, 상기 클럭 발생부(3)에서 발생된 플래그 인 신호(FI) 및 상기 중앙 처리 장치(2)에서 얻어지는 포맷 제어신호에 따라 송수신 데이타의 포맷을 제어하고 오류를 정정 하여 출력하는 디지털 신호 처리부(4)와, 상기 디지털 신호 처리부(4)에서 오류 정정된 16비트 병렬 수신데이타를 8비트로 분할하고, 그 분할된 각 8비트와 오버헤드 신호를 다중화 하여 제1, 제2 전송라인(TLOOP1, TLOOP2)으로 송출하는 다중화부(5)와, 제1, 제2 수신라인(RLOOP1, RLOOP2)을 통해 인가되는 송신 데이타를 역다중화 하는 역다중화부(6)와, 상기 디지털 신호 처리부(4)에서 오류 정정한 16비트 병렬 송신 데이터를 직렬 데이타로 변환하여 송신하는 병/직렬 데이터 변환부(7)로 구성되었다.1 is a block diagram of a high-speed data transmission apparatus according to the present invention. As shown in FIG. 1, a serial / parallel data converter 1 for converting received serial data into parallel data and outputting the same is provided. And a central processing unit (2) for resetting the digital signal processor, and a receiving clock (RLCLK) obtained at the receiving end, and generating a stuffing clock (TLCLK) suitable for the bit rate to be received, and receiving receiving ( The clock generator 3 and the flag-in signal generated by the clock generator 3 generate a transmission clock TLCLK corresponding to the bit rate to be transmitted and divide the RCLK. A digital signal processor (4) for controlling the format of transmitted / received data according to a format control signal (FI) and the central processing unit (2), correcting an error, and outputting the corrected error; The multiplexing unit divides the error-corrected 16-bit parallel reception data into 8 bits by the processing unit 4, multiplexes each of the divided 8 bits and the overhead signal, and transmits them to the first and second transmission lines TLOOP1 and TLOOP2. 5), a demultiplexer 6 for demultiplexing the transmission data applied through the first and second reception lines RLOOP1 and RLOOP2, and 16-bit parallel transmission data corrected by the digital signal processor 4 in error. And a parallel / serial data conversion unit 7 for converting and converting the data into serial data.

이와 같이 구성된 본 발명에 적용되는 고속 데이터 전송장치를 참조하여 본 발명 오류 정정 방법을 첨부한 도면 제2도 및 제3도에 의거 상세히 설명하면 다음과 같다.Referring to FIG. 2 and FIG. 3 attached to the error correction method of the present invention with reference to the high-speed data transmission apparatus applied to the present invention configured as described above are as follows.

먼저, 수신되는 직렬 데이터는 직/병렬 데이터 변환부(1)를 통해 병렬 데이터로 변환되어 디지털 신호 처리부(4)에 인가된다.First, the received serial data is converted into parallel data through the serial / parallel data converter 1 and applied to the digital signal processor 4.

아울러 송신하고자 하는 송신 데이타는 역다중화부(6)내의 제1, 제2 역다중화기(6a)(6b)에 의해 역다중화되어 16비트 병렬 데이터로 상기한 디지털 신호 처리부(4)에 인가된다.In addition, the transmission data to be transmitted is demultiplexed by the first and second demultiplexers 6a and 6b in the demultiplexer 6 and applied to the digital signal processor 4 as 16-bit parallel data.

한편, 중앙 처리 장치(2)는 상기한 디지털 신호 처리부(4)를 리세트 시킴과 아울러 송수신 데이터의 포맷 제어신호를 발생하여 상기한 디지털 신호 처리부(4)에 인가한다.On the other hand, the central processing unit 2 resets the digital signal processor 4 as described above, generates a format control signal for transmission / reception data, and applies it to the digital signal processor 4 described above.

이때 클럭 발생부(3)는 수신단에서 얻어지는 수신클럭(RLCLK)을 분주하여 수신할 비트율에 맞는 스터핑클럭(TLCLK)을 발생하게되며, 송신단에서 얻어지는 수신클럭(RLCLK)을 분주하여 수신할 비트율에 맞는 송신클럭(TLCLK)을 발생함과 아울러 플래그 인 신호(FI)을 발생하여 상기한 디지털 신호 처리부(4)에 인가한다.At this time, the clock generator 3 divides the reception clock RLCLK obtained at the receiving end to generate a stuffing clock TLCLK corresponding to the bit rate to be received, and divides the reception clock RLCLK obtained at the transmitting end to match the bit rate to be received. In addition to generating the transmission clock TLCLK, a flag-in signal FI is generated and applied to the digital signal processor 4.

이에 따라 디지털 신호 처리부(4)는 상기 클럭 발생부(3)에서 발생된 플래그인 신호 (FI) 및 상기 중앙 처리 장치(2)에서 얻어지는 포맷 제어신호에 따라 송수신 되는 데이타의 포맷을 제어함과 아울러 오류를 정정하여 출력시키게 된다.Accordingly, the digital signal processor 4 controls the format of data transmitted and received according to the signal FI, which is the flag generated by the clock generator 3, and the format control signal obtained by the central processing unit 2. The error will be corrected and printed.

상기한 디지털 신호 처리부(4)의 오류 정정 동작을 좀더 상세히 설명하면 다음과 같다.The error correction operation of the digital signal processor 4 will be described in more detail as follows.

통상, 고속 데이터 전송장치인 HDSL(High bit rate Digital Subscriber Loop)1.5의 프레임 포맷은 T1(1.544㎒) 데이타를 전송할 수 있는 타임 슬롯을 보유하고 있다.In general, the frame format of HDSL (High Bit Rate Digital Subscriber Loop) 1.5, which is a high speed data transmission apparatus, has a time slot for transmitting T1 (1.544 MHz) data.

그런데, N*56㎑, N*64㎑(N=1-8)의 데이타를 전송할 때는 타임 슬롯이 제1도에 도시한HDSL타임 슬롯의 1/3이하 만이 사용된다.However, when transmitting data of N * 56 ms and N * 64 ms (N = 1-8), only one third or less of the HDSL time slots shown in FIG.

그러므로 남은 타임 슬롯을 이용하여 다수결(Majority) 오류 정정을 한다.Therefore, Majority error correction is performed using the remaining time slots.

일예로서, N*64Kbps의 데이터 전송시 N=2인 경우 에서는 128Kbps의 전송 속도를 갖는다.For example, in case of N = 2, the data rate of N * 64Kbps has a transmission rate of 128Kbps.

이 경우 제3도에 도시된 바와 같이 DSø1 과 DSø2 타임 슬롯만 사용을 하게 된다.In this case, only the DSø1 and DSø2 time slots are used as shown in FIG.

이때 송신되는 LOOP1에서 DSø1 타임슬롯의 N1 데이타를 DSø3, DSø5 타임슬롯에 N1 데이타를 N1'데이타를 전송하고, DSø2 타임슬롯의 N2 데이타를 DSø4, DSø6 타임 슬롯에 N2 데이터를 복사한 N2' 데이터를 전송한다.At this time, N1 data of DSø1 timeslot is transferred to DSø3 and DSø5 timeslot, and N1 'data is transferred to DSø1 timeslot and N2' data is copied to DSø4 and DSø6 timeslot. send.

그러면 수신시 데이터의 오류 정정은 다음과 같다.Then the error correction of the data upon reception is as follows.

타임 슬롯 DSø1, DSø3, DSø5의 비트별로 3 : 1 다수결 오류 정정을 한다.Corrects 3: 1 majority vote error for each bit of time slot DSø1, DSø3, or DSø5.

타임 슬롯 DSø2, DSø4, DSø6도 마찬가지로 3 : 1 다수결 오류 정정을 한다.Time slots DSø2, DSø4, and DSø6 likewise perform a 3: 1 majority vote error correction.

이때 LOOP2는 사용할 필요가 없으므로 사용하지 않는다.At this time, LOOP2 does not need to be used.

만약, N*56 , N*64㎑에서 N=4를 초과하게 되면 LOOP2도 사용을 하여야 한다.If N = 4 at N * 56, N * 64㎑, LOOP2 should also be used.

한편, 상기 와 같이 오류 정정이 된 수신데이타는 다중화부(5)내의 제1, 제2 다중화기(5a),(5b)에 8비트씩 입력되어져 오버헤드 신호와 다중화되어 제1, 제2 전송라인(TLOOP1, TLOOP2)으로 전송됨으로써 수신데이타의 오류가 정정된 데이터로 수신이 된다.On the other hand, the received data corrected as described above is input to the first, second multiplexers 5a, 5b in the multiplexer 5 by 8 bits, and multiplexed with the overhead signal to transmit the first and second transmission data. By transmitting the lines TLOOP1 and TLOOP2, errors in the received data are received as corrected data.

아울러 상기 디지털 신호 처리부(4)에서 오류 정정된 송신 데이터는 16비트 병렬 데이터로 병/직렬 데이터 변환부(7)에 입력되어 지며, 이에 따라 병/직렬 데이터 변환부(7)는 입력되는 16비트 병렬 데이타를 직렬 데이터로 변환하여 송신 라인을 통해 송신을 하게 되는 것이다.In addition, the transmission data corrected by the digital signal processor 4 is input to the parallel / serial data converter 7 as 16-bit parallel data, and accordingly, the parallel / serial data converter 7 is input 16 bits. The parallel data is converted into serial data and transmitted through the transmission line.

이상에서 상세히 설명한 바와 같이 본 발명은 HDSL에 다수결 오류 정정 방법을 적용함으로써 최대 16비트까지의 연속적인 버스트 에러를 정정할 수 있는 효과가 있으며, 이로 인해 전송 효율을 증대시킬 수 있는 효과도 있다.As described in detail above, the present invention has an effect of correcting continuous burst errors of up to 16 bits by applying a majority decision error correction method to HDSL, thereby increasing transmission efficiency.

Claims

A method of correcting transmission / reception data errors in a high speed data transmission apparatus, the method comprising: a first step of allocating DSø1 and DSø2 time slots for majority majority error correction among HDSL time slots transmitting T1 (1.544 MHz) data; The second step of transmitting N1 data of the timeslot to the DSø3 and DSø5 timeslots, transferring N1 'data to the DSø5 timeslot, and transferring N2' data of the DSø2 timeslot to the DSø4 and DSø6 time slots; And a third step of performing a 3: 1 majority voting error correction on a bit by bit basis for the data of the transmitted time slots DSø1, DSø2, DSø3, DSø4, DSø5, and DSø6.

The error correction method of claim 1, wherein the error correction of the third step corrects an error of LOOP1 data when N = 4 or less when N * 56 ′ or N * 64 ′ data is transmitted. .

3. The error correcting method of claim 2, wherein when N is 4 or more, an error of LOOP1 and LOOP2 data is corrected.