KR0169675B1 - Decision feedback equalizer for equalizing qam and vsb signals - Google Patents
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Abstract
본 발명은 QAM 및 VSB 신호 결정 궤환 등화기에 관한 것으로, 본 발명의 등화기는 피드포워드 필터부(150)와; 피드백 필터부(152); 감산부(154); 지연부(156); 제1 멀티플렉서(158); 디지탈 필터(160); 제2 멀티플렉서(162); 복소수 곱셈부(164); 신호 판별부(166); 훈련 신호 발생부(168); 제3 멀티플렉서(170); 탭계수 연산부(172); 및 디지탈 위상 동기 루프(174)로 구성되어 있으며, 본 발명에 따르면 변형된 복소 필터링 알고리즘을 사용하여 피드포워드 필터부와 피드백 필터부를 구현함으로써 유한 충격 응답 필터의 수를 1/4 정도 줄일 수 있게 되어 하드웨어 내의 칩 사이즈를 감소시킬 수 있다.The present invention relates to a QAM and VSB signal decision feedback equalizer, the equalizer of the present invention includes a feedforward filter unit (150); A feedback filter unit 152; A subtraction unit 154; Delay unit 156; First multiplexer 158; Digital filter 160; Second multiplexer 162; A complex multiplication unit 164; A signal discriminating unit 166; A training signal generator 168; Third multiplexer 170; A tap coefficient calculating unit 172; And a digital phase locked loop 174. According to the present invention, the number of finite shock response filters can be reduced by about 1/4 by implementing the feedforward filter unit and the feedback filter unit using the modified complex filtering algorithm. Chip size in hardware can be reduced.
Description
제1도는 결정 궤환 등화기에 대한 블럭도.1 is a block diagram of a decision feedback equalizer.
제2도는 유한 충격 응답 필터의 구성도.2 is a block diagram of a finite impact response filter.
제3도는 유한 충격 응답 적응 디지탈 필터부의 세부 구성도.3 is a detailed block diagram of the finite shock response adaptive digital filter unit.
제4도는 종래의 QAM 및 VSB 신호 결정 궤환 등화기의 블럭도.4 is a block diagram of a conventional QAM and VSB signal decision feedback equalizer.
제5도는 본 발명에 따른 QAM 및 VSB 신호 결정 궤환 등화기의 블럭도이다.5 is a block diagram of a QAM and VSB signal decision feedback equalizer according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
150 : 피드포워드 필터부 152 : 피드백 필터부150: feed forward filter unit 152: feedback filter unit
154 : 감산부 156 : 지연부154: subtraction unit 156: delay unit
158 : 제1 멀티플렉서 160 : 디지탈 필터158: first multiplexer 160: digital filter
162 : 제2 멀티플렉서 164 : 복소수 곱셈부162: second multiplexer 164: complex multiplier
166 : 신호 판별부 168 : 훈련 신호 발생부166: signal discriminating unit 168: training signal generating unit
170 : 제3 멀티플렉서 172 : 탭계수 연산부170: third multiplexer 172: tap coefficient calculating unit
174 : 디지탈 위상 동기 루프174 digital phase locked loop
본 발명은 QAM 및 VSB 신호 결정 궤환 등화기에 관한 것으로, 특히 디지탈 방식인 VSB(Vestigial SideBand: 이하 VSB라 한다.) 및 QAM(Quadrature Amplitude Modulation: 이하, QAM이라 한다.) 신호 모두를 등화하기 위해 각각의 QAM 및 VSB 등화기로부터 공통점과 차이점을 이용하여 간단하게 구현한 결정 궤환 등화기에 관한 것이다.The present invention relates to QAM and VSB signal decision feedback equalizers, and in particular, to equalize both digital VSB (Vestigial SideBand) and QAM (Quadrature Amplitude Modulation: QAM) signals, respectively. It is a simple implementation of a decision feedback equalizer using commonalities and differences from QAM and VSB equalizers.
QAM 이나 VSB 변조 방식을 이용한 디지탈 신호 전송은 이미 미국 등지에서 유선 방송(CATV: Cable Television)이나 고화질 텔레비젼(HDTV: High Definiton Television)의 지상 방송 등에 응용되고 있거나 응용될 예정이다.Digital signal transmission using QAM or VSB modulation is already or will be applied to terrestrial broadcasting of cable television (CATV) or high definiton television (HDTV) in the United States.
디지탈 방송의 가장 큰 장점은 신호의 왜곡이 디지탈 신호를 잘못 판정하지 않을 정도로 작게 일어난다면 화질을 완벽하게 복원할 수 있는 것이다.The biggest advantage of digital broadcasting is that the picture quality can be perfectly restored if the distortion of the signal is small enough to not misjudge the digital signal.
반면, 현재의 NTSC(national Television System Commtittee: 이하, NTSC 라 한다.)방식이 채택하고 있는 아날로그 방식은 화질의 왜곡이 신호의 왜곡에 비례해서 나타나므로 완벽한 복원은 불가능하지만 전송중에 약간의 왜곡이 발생하여도 알아보지 못할 정도의 심한 화질 저하는 일어나지 않는다.On the other hand, the analog method adopted by the current NTSC (National Television System Commtittee) method is that the distortion of image quality is proportional to the distortion of the signal, so that perfect restoration is impossible but slight distortion occurs during transmission. Even if you do not notice the severe degradation of image quality does not occur.
그러나, 디지탈 방식은 신호의 열화가 디지탈 신호의 잘못된 판정을 일으키면 화질에 심각한 영향을 줄 수 있으므로 이를 방지할 수 있는 장치가 필요하다.However, the digital system requires a device capable of preventing the degradation of the signal because it can seriously affect the image quality if the signal degradation causes an erroneous determination of the digital signal.
즉, 송신단에서 전송된 신호는 전송 채널을 거치면서 여러 가지 왜곡이 생기는데, 왜곡을 발생시키는 요인으로는 가우스 열잡음, 임펄스 잡음, 신호의 강도가 시간적으로 변동하는 현상인 페이딩(fading)에 의한 가산형 또는 승산형 잡음, 주파수 변화, 비선형성, 시간적 분산(time dispersion) 등에 의한 변형이 있다.That is, the signal transmitted from the transmitter generates various distortions as it passes through the transmission channel.Further, the distortion is caused by Gaussian thermal noise, impulse noise, and fading. Or deformation due to multiplication noise, frequency variation, nonlinearity, time dispersion, or the like.
이와 같이 비이상적인 전송 채널에 의해서 발생한 왜곡을 보상하므로써 수신측에서 비트 검출 오류를 감소시키는 기법을 채널 등화(channel equalization)라 하며, 이러한 기법을 행하는 등화기(Equalizer)는 송신단에서 전송된 신호의 왜곡을 보상해 주는 것으로 시간에 따른 채널의 특성 변화를 그때 그때 보상하는 역할을 한다.The technique of reducing the bit detection error at the receiving side by compensating for the distortion caused by the non-ideal transmission channel is called channel equalization, and the equalizer performing such a technique is a distortion of the signal transmitted at the transmitting end. It compensates for the characteristic change of the channel over time at that time.
등화기의 가장 기본적인 원리는 전송 채널의 전달 함수를 구하여, 이 전달 함수의 역함수 특성을 갖도록 회로를 구성하는 것이다.The most basic principle of the equalizer is to find the transfer function of the transfer channel and configure the circuit to have the inverse of the transfer function.
그러나, 채널의 특성이 항상 일정한 것이 아니라 시간과 장소에 따라 수시로 변하기 때문에 그때 그때마다 채널 특성을 따라갈 수 있도록 등화기를 구성해야 하는데 이와 같은 등화기를 적응 등화기(Adaptive Equalizer)라 한다.However, since the characteristics of the channel are not always constant but change from time to time and place, the equalizer must be configured to follow the channel characteristic at that time. Such an equalizer is called an adaptive equalizer.
상기 적응 등화기의 특성을 구체적으로 살펴보면, 기준 신호를 x(n), 채널의 출력 신호를 y(n)과 채널의 충격 응답을 hi 로 표시했을때, 이들 사이의 관계식은 다음과 같다.Looking at the characteristics of the adaptive equalizer in detail, when the reference signal x (n), the output signal of the channel y (n) and the shock response of the channel represented by hi, the relationship between them is as follows.
적응 등화기의 유한 충격 응답(FIR: Finite Impulse Response)인 등화기의 출력 z(n)은 다음과 같다.The output z (n) of the equalizer, which is the finite impulse response (FIR) of the adaptive equalizer, is
여기서 Wi는 등화기의 계수를 나타내며 L은 등화기 탭의 계수이다. 등화기 탭 계수를 구하기 위하여 추정 오차 e(n)을 기준 신호 d(n)와 필터 출력 z(n)의 차로 정의하면 다음과 같이 쓸 수 있다.Where W i is the coefficient of the equalizer and L is the coefficient of the equalizer tap. In order to calculate the equalizer tap coefficient, the estimation error e (n) is defined as the difference between the reference signal d (n) and the filter output z (n).
평가 함수를 e2(n) 으로 정의하고 기울기 벡터를 구하면 기울기 벡터의 추정값은 다음 식과 같다.If the evaluation function is defined as e 2 (n) and the slope vector is obtained, the estimated value of the slope vector is as follows.
최대 경사법을 이용하여 필터 계수를 구하면 다음과 같이 구할 수 있다.Using the maximum gradient method, filter coefficients can be obtained as follows.
여기서, μ는 수렴 속도와 수렴후 에러값을 결정하는 수렴 상수이다.Where μ is the convergence constant that determines the speed of convergence and the error value after convergence.
상기와 같은 특성을 갖는 적응 등화기의 동작 원리는 다음과 같다.The operation principle of the adaptive equalizer having the above characteristics is as follows.
채널의 특성을 전혀 모르는 경우에 신호 수신 초기에 훈련열(training sequence)을 송신하여 이 기간 동안 등화기의 탭계수들을 채널의 왜곡 특성이 상쇄되도록 결정하고, 이 기간이 끝나면 판정 의거(decision-directed)모드로 들어가서 정상적인 데이타 전송이 이루어지게 된다.If you do not know the characteristics of the channel at all, send a training sequence at the beginning of signal reception to determine that the tap coefficients of the equalizer cancel the distortion characteristics of the channel during this period. Mode is entered to allow normal data transfer.
그러나, 실제로 많은 응용에서는 훈련열 없이 초기에 등화되는 것이 필요한데 즉, 훈련열 없이도 수신된 신호만으로 채널 왜곡을 줄일 수 있어야 한다.In practice, however, many applications need to be equalized initially without training trains, i.e., only the received signal can reduce channel distortion without training trains.
이어서, 왜곡된 신호를 보상하는 여러 가지 적응 등화 방법은 평가 기준과 필터 구조, 훈련 신호(training sequence)의 사용 여부에 따라 구분된다.Subsequently, various adaptive equalization methods for compensating for the distorted signal are classified according to evaluation criteria, filter structure, and whether a training sequence is used.
상기 평가 기준은 MSE(Mean Squared Error)와 LS(Least Squares)로 구분되며, 필터 구조는 횡단선 구조 필터와 격자 구조 필터로 나뉘고, 훈련 신호의 사용 여부에 따라서 훈련 신호를 사용하는 등화기와 사용하지 않는 자력(blind) 등화 기법으로 나뉘는데, 이때 사용되는 훈련 신호는 수신측에서 어떤 기능을 자동으로 조정할 수 있도록 송신측에서 보내주는 기준 신호를 말한다.The evaluation criteria are divided into Mean Squared Error (MSE) and Least Squares (LS), and the filter structure is divided into a transverse line filter and a lattice structure filter, and is not used with an equalizer using a training signal depending on whether a training signal is used. It is divided into a blind equalization technique, in which a training signal used is a reference signal transmitted from a transmitter so that a receiver can automatically adjust a function.
상기 훈련 신호를 필요로 하지 않는 자력 등화 방법은 수렴 속도는 늦지만 개안도(eye diagram)가 닫혀 있을 경우, 즉 잡음이 많은 경우에도 직접 결정 알고리듬보다 수렴의 안전성이 있다.The self-equalization method that does not require the training signal has a slower convergence rate but has a more stable convergence than the direct decision algorithm even when the eye diagram is closed, that is, when there is a lot of noise.
한편, 평균 자승 오차(MSE: Mean Squared Error) 평가 기준을 이용하는 등화기로는 LMS(Least Mean Square)등화기, 결정 궤환 LMS(DF-LMS: Decision Feedback LMS) 등화기, LMS 알고리듬을 격자 필터에 적용한 GAL(Gradient Adaptive Lattice) 등화기 등이 있고, LS(Least Squares) 평가 기준을 이용하는 등화기로는 RLS(Recursive Least Squares) 등화기와 이를 격자 필터에 적용한 LSL(Least Squares Lattice) 등화기가 있다.On the other hand, as an equalizer using Mean Squared Error (MSE) evaluation criteria, a Least Mean Square (LMS) equalizer, a decision feedback LMS (DF-LMS) equalizer, and an LMS algorithm are applied to a lattice filter. There are a GAL (Gradient Adaptive Lattice) equalizer, and the equalizers using the Least Squares (LS) evaluation criteria include a Recursive Least Squares (RLS) equalizer and a LSL (Least Squares Lattice) equalizer applied to the lattice filter.
제1도는 결정 궤환 등화기에 대한 블럭도로서, 결정 궤환 등화기(Decision Feedback Equalizer)는 갱신된 탭계수 값을 가지고 입력 신호를 필터링하여 출력하는 FFE 필터부(1)와; 갱신된 탭 계수값을 가지고 과거에 검출된 신호 심볼을 사용하여 현존하는 신호간의 간섭을 제거하는 DFE 필터부(2); 상기 FFE 필터부(1)의 출력 신호에서 상기 DFE 필터부(2)의 출력 신호를 감산하는 감산기(3); 상기 감산기(3)에서 감산된 신호와 반송파 복원 신호를 입력받아 믹서하여 기저 신호를 출력하는 제1 주파수 믹서부(4); 상기 출력된 기저 신호를 입력받아 판별 신호를 출력하는 판별 신호를 출력하는 신호 판별부(6); 상기 제1 주파수 믹서부(4)에서 출력된 기저 신호와 신호 판별부(6)에서 출력된 판별 신호를 입력받아 두 신호의 차 신호로서 판별 오차 신호를 출력하는 감산부(8); 상기 감산된 판별 오차 신호를 입력받아 반송파 신호를 출력하는 반송파 복원부(10); 상기 감산부(8)에서 출력된 판별 오차 신호와 상기 반송파 복원부(10)에서 출력된 반송파 신호를 입력받아 믹서하여 오차 신호를 출력하는 제2 주파수 믹서부(12); 상기 출력된 오차 신호를 입력받아 판정 궤환 등화 알고리듬에 의해 연산된 교정 오차 신호를 출력하는 오차 연산부(14); 및 상기 교정 오차 신호를 입력받아 적응 알고리듬에 따라 필터부(2)의 탭계수 값을 갱신한 후 그 갱신된 탭계수 신호를 상기 필터부(2)에 인가하는 탭계수 갱신부(16)로 구성된다.1 is a block diagram of a decision feedback equalizer, the decision feedback equalizer comprising: an FFE filter unit 1 for filtering and outputting an input signal with an updated tap coefficient value; A DFE filter unit 2 which removes interference between existing signals by using signal symbols detected in the past with updated tap coefficient values; A subtractor (3) which subtracts the output signal of the DFE filter unit (2) from the output signal of the FFE filter unit (1); A first frequency mixer unit 4 for receiving a signal subtracted from the subtractor 3 and a carrier recovery signal and mixing the same to output a base signal; A signal discriminating unit (6) which receives the output base signal and outputs a discriminating signal for outputting a discriminating signal; A subtractor (8) receiving the base signal output from the first frequency mixer (4) and the discrimination signal output from the signal discriminator (6) and outputting a discrimination error signal as a difference signal between the two signals; A carrier recovery unit 10 receiving the subtracted determination error signal and outputting a carrier signal; A second frequency mixer 12 which receives the discrimination error signal output from the subtractor 8 and the carrier signal output from the carrier recovery unit 10 and mixes the mixed signal to output an error signal; An error calculator 14 for receiving the output error signal and outputting a calibration error signal calculated by a decision feedback equalization algorithm; And a tap coefficient updating unit 16 which receives the calibration error signal and updates the tap coefficient value of the filter unit 2 according to an adaptive algorithm, and then applies the updated tap coefficient signal to the filter unit 2. do.
상기와 같이 구성된 종래의 등화기는 입력 신호가 FFE 필터부(1)를 거쳐 필터링되고 과거에 검출된 신호 심볼을 사용하여 현존하는 신호간의 간섭을 DFE 필터부(2)에서 제거한 후, 감산기(3)는 상기 FFE 필터부(1)의 출력 신호에서 상기 DFE 필터부(2)의 출력 신호를 감산하고, 상기 감산된 신호와 반송파 복원 신호는 제1 주파수 믹서부(4)에 입력되어 믹서된 후 기저 신호로 출력되고, 상기 기저 신호는 신호 판별부(6)를 거쳐 출력된 판별 신호와 함께 감산부(8)에 입력되어 두 신호의 차 신호로서 판별 오차 신호가 출력되고, 상기 출력된 판별 오차 신호가 반송파 복원부(10)에 입력되어 반송파 신호가 출력되며 그 반송파 신호가 상기 제1 주파수 믹서부(4) 및 제2 주파수 믹서부(12)에 입력되어 필터 출력 신호가 기저 신호로 변환됨과 동시에 판별 오차 신호가 오차 신호로 변환되고, 상기 제2 주파수 믹서부(12)의 결과인 상기 오차 신호를 오차 연산부(14)에 입력하여 판정 궤환 등화 알고리듬에 의해 연산된 교정 오차 신호를 출력하고, 상기 교정 오차 신호를 입력받아 적응 알고리듬에 따라 탭계수 갱신부(16)에서 탭계수 값을 갱신하여 그 갱신된 탭계수 신호를 상기 필터부(2)에 인가하도록 동작된다.The conventional equalizer configured as described above, after the input signal is filtered through the FFE filter unit 1 and the interference between the existing signals is removed by the DFE filter unit 2 using signal symbols detected in the past, the subtractor 3 Subtracts the output signal of the DFE filter unit 2 from the output signal of the FFE filter unit 1, and the subtracted signal and the carrier recovery signal are input to the first frequency mixer unit 4, and then The basis signal is output to the subtraction unit 8 together with the discrimination signal output through the signal discrimination unit 6, and a discrimination error signal is output as a difference signal between the two signals. Is input to the carrier recovery unit 10 to output a carrier signal, and the carrier signal is input to the first frequency mixer 4 and the second frequency mixer 12 to convert the filter output signal into a base signal. Discriminant error signal error The error signal, which is converted into a signal and is the result of the second frequency mixer unit 12, is input to the error calculating unit 14 to output a correction error signal calculated by the decision feedback equalization algorithm, and inputs the correction error signal. In response to the adaptive algorithm, the tap coefficient updating unit 16 updates the tap coefficient value and applies the updated tap coefficient signal to the filter unit 2.
제2도는 종래의 유한 충격 응답 필터의 구성도로서, 유한 충격 응답 필터(Finite Impulse Response filter : FIR filter)는 입력되는 탭계수 신호 및 탭 어드레스 신호에 의해 갱신된 탭계수를 가지고 입력 신호를 필터링한 신호를 출력하는 유한 충격 응답 적응 디지탈 필터부(20)와; 상기 필터링된 신호와 요구 신호간의 차이인 오차 신호를 출력하는 감산기(22); 상기 오차 신호를 입력받아 탭계수 갱신 값을 연산하는 탭계수 갱신값 연산부(24); 상기 유한 충격 응답 적응 디지탈 필터부(20)의 각 탭에 해당하는 탭어드레스 신호를 생성하여 출력하는 탭어드레스 생성부(26); 및 상기 탭계수 갱신값 연산부(24)의 연산 결과인 n+1 개의 탭계수 값을 저장하고 입력되는 상기 탭어드레스 신호에 해당하는 탭계수 값을 상기 유한 충격 응답 적응 디지탈 필터부(20)에 인가하는 탭계수 버퍼(28)로 구성된다.2 is a block diagram of a conventional finite impact response filter. A finite impulse response filter (FIR filter) filters an input signal with a tap coefficient updated by an input tap coefficient signal and a tap address signal. A finite shock response adaptive digital filter unit 20 for outputting a signal; A subtractor 22 for outputting an error signal that is a difference between the filtered signal and the request signal; A tap coefficient update value calculator 24 which receives the error signal and calculates a tap coefficient update value; A tap address generator 26 which generates and outputs a tap address signal corresponding to each tap of the finite shock response adaptive digital filter unit 20; And n + 1 tap coefficient values, which are the calculation results of the tap coefficient update value calculating unit 24, and apply tap coefficient values corresponding to the input tap address signals to the finite shock response adaptive digital filter unit 20. It consists of a tap coefficient buffer 28.
제3도는 유한 충격 응답 적응 디지탈 필터부의 세부 구성도로서, 유한 충격 응답 적응 디지탈 필터부(20)는 상기 제2도의 탭어드레스 생성부(26)로부터의 탭어드레스 신호와 탭계수 버퍼부(28)로부터의 탭계수 신호를 입력받아 탭계수를 출력하는 탭계수 레지스터부(30A-1) 및 입력 신호와 탭계수 레지스터부(30A-2)에서 출력된 탭계수를 곱한 후 곱셈 결과를 출력하는 곱셈기(30A-3)로 구성되는 기본 필터링부(30A)와; 입력 신호를 받아들여 제1 래치 신호를 출력하는 제1 입력 신호 래치부(30B-1a)와 상기 제2도의 탭어드레스 생성부(26)로부터의 탭어드레스 신호와 탭계수 버퍼부(28)로부터의 탭계수 신호를 입력받아 탭계수를 출력하는 제1 탭계수 레지스터부(30B-2a) 및 상기 제1 래치 신호와 상기 제1 탭계수 레지스터부(30B-2a)에서 출력된 탭계수를 곱한 후 곱셈 결과를 출력하는 제1 곱셈기(30B-3a)를 일조로 하여 다수개(n개)가 병렬로 연결된 보조 필터링부(30B); 및 각 곱셈기(30a-3, 30B-3a ∼ 30B-3n)로부터 출력된 곱셈 결과를 더하여 입력 신호를 필터링한 출력 신호를 출력하는 덧셈부(30C)로 구성된다.FIG. 3 is a detailed configuration diagram of the finite shock response adaptive digital filter unit. The finite shock response adaptive digital filter unit 20 includes a tap address signal and a tap coefficient buffer unit 28 from the tap address generator 26 of FIG. A multiplier that receives a tap coefficient signal from the tap coefficient register unit 30A-1 for outputting the tap coefficient and multiplies the input signal with the tap coefficient output from the tap coefficient register unit 30A-2, and outputs a multiplication result ( A basic filtering unit 30A composed of 30A-3); The first input signal latch unit 30B-1a, which receives an input signal and outputs a first latch signal, and the tap address signal and the tap coefficient buffer unit 28 from the tap address generation unit 26 in FIG. The first tap coefficient register unit 30B-2a for receiving the tap coefficient signal and outputting the tap coefficient is multiplied by the first latch signal and the tap coefficient output from the first tap coefficient register unit 30B-2a, and then multiplied. An auxiliary filtering unit 30B in which a plurality (n) of the first multipliers 30B-3a for outputting a result are connected in parallel; And an adder 30C that adds multiplication results output from the respective multipliers 30a-3 and 30B-3a to 30B-3n to output an output signal filtered through the input signal.
상기와 같이 구성된 종래의 유한 충격 응답 적응 디지탈 필터의 동작을 살펴보면, 입력 신호가 유한 충격 응답 적응 디지탈 필터부(20) 및 탭계수 갱신값 연산부(24)로 인가된다.Referring to the operation of the conventional finite shock response adaptive digital filter configured as described above, the input signal is applied to the finite shock response adaptive digital filter 20 and the tap coefficient update value calculation unit 24.
유한 충격 응답 적응 디지탈 필터부(20)에서는 입력 신호가 제1 입력 신호 래치부(30B-1a)와 곱셈기(30A-3)에 인가되면, 제1 입력 신호 래치부(30B-1a)에서는 제1 래치 신호를 출력하고, 곱셈기(30A-3)에서는 탭계수 레지스터부(30A-2)로부터 출력된 탭계수와 상기 입력 신호를 곱한 후 그 곱셈 결과를 출력하고, 제1 곱셈기(30B-3a)에서도 곱셈기(30A-3)와 동일한 방법으로 제1 래치 신호와 제1 탭계수 레지스터부(30B-2a)의 출력인 탭계수를 곱하여 덧셈부(30C)로 결과를 출력하며, 상기와 동일한 방법으로 제n번째 곱셈기(30B-3n)의 출력까지 덧셈부(30C)에서 합산하여 신호를 출력하도록 동작한다.In the finite shock response adaptive digital filter unit 20, when an input signal is applied to the first input signal latch unit 30B-1a and the multiplier 30A-3, the first input signal latch unit 30B-1a provides a first input signal. The latch signal is output, and the multiplier 30A-3 multiplies the tap coefficient output from the tap coefficient register unit 30A-2 with the input signal and outputs the multiplication result. The multiplier 30A-3a also outputs the multiplication result. In the same manner as the multiplier 30A-3, the first latch signal is multiplied by the tap coefficient which is the output of the first tap coefficient register unit 30B-2a, and the result is output to the adder 30C. The adder 30C adds up to the outputs of the n-th multiplier 30B-3n and outputs a signal.
이때 유한 충격 응답 적응 디지탈 필터부(20)에 인가되는 탭계수 신호는 함께 인가되는 탭어드레스 신호에 의해 선택되는 탭계수 레지스터부(30A-2, 30B-2a∼30B-2n) 중의 하나에 저장된다.At this time, the tap coefficient signal applied to the finite shock response adaptive digital filter unit 20 is stored in one of the tap coefficient register units 30A-2 and 30B-2a to 30B-2n selected by the tap address signal applied together. .
결국, 모든 탭계수 레지스터부(30A-2, 30B-2a∼30B-2n)에 새로운 탭계수를 기록하기 위해서는 n+1 회에 걸쳐 탭계수 신호와 탭어드레스 신호를 입력해야 한다.As a result, in order to write the new tap coefficient in all the tap coefficient register sections 30A-2 and 30B-2a to 30B-2n, the tap coefficient signal and the tap address signal must be input over n + 1 times.
탭계수 갱신값 연산부(24)에서는 요구 신호와 덧셈부(30C)의 출력 신호간의 차이인 오차 신호를 입력받아 탭계수 갱신값 연산을 수행하고, 연산 결과인 n+1 개의 탭계수 값은 일단 탭계수 버퍼부(28)에 모두 기록한다.The tap coefficient update value calculation unit 24 receives an error signal that is a difference between the request signal and the output signal of the adder 30C, and performs a tap coefficient update value operation. All are recorded in the coefficient buffer unit 28.
탭어드레스 생성부(26)에서는 유한 충격 응답 적응 디지탈 필터부(20)의 각 탭에 해당하는 탭어드레스 신호를 출력하여 상기 유한 충격 응답 적응 디지탈 필터부(20) 및 탭계수 버퍼부(28)에 인가한다.The tap address generator 26 outputs a tap address signal corresponding to each tap of the finite shock response adaptive digital filter unit 20 to the finite shock response adaptive digital filter unit 20 and the tap coefficient buffer unit 28. Is authorized.
탭계수 버퍼부(28)에서는 입력되는 탭어드레스 신호에 해당하는 탭계수 값을 탭계수 신호로써 상기 유한 충격 응답 적응 디지탈 필터부(20)에 인가하고 상기 유한 충격 응답 적응 디지탈 필터부(20)의 탭계수가 모두 갱신되고 난 후에야 비로소 입력 신호에 대한 필터링이 이루어지고 그 필터링된 신호가 출력된다.The tap coefficient buffer unit 28 applies the tap coefficient value corresponding to the input tap address signal to the finite shock response adaptive digital filter unit 20 as a tap coefficient signal, and applies the tap coefficient signal of the finite shock response adaptive digital filter unit 20. Only after the tap coefficients are updated, the input signal is filtered and the filtered signal is output.
한편, 채널 등화기는 VSB 신호(잔류 측대역 신호)와 QAM 신호(직각 진폭 변조 신호)를 등화하는 것이 각각 존재하는데, 각 방식에 따른 등화기의 등화 원리는 기본적으로 유사하나 등화기의 구조상에 약간의 차이가 있다.On the other hand, the channel equalizer equalizes the VSB signal (residual sideband signal) and the QAM signal (right amplitude modulated signal), respectively.The equalization principle of the equalizer according to each scheme is basically similar, but it is slightly different in the structure of the equalizer. There is a difference.
제4도는 종래의 QAM 및 VSB 신호 결정 궤환 등화기의 블럭도로서, 종래의 등화기는 입력되는 동위상 채널과 직각 위상 채널의 신호에 대한 직류 오프셋을 제거하는 직류 오프셋 제거부(100)와; 상기 직류 오프셋이 제거된 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(102); 판별 신호와 훈련 신호중에서 선택된 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드백 필터부(104); 상기 피드포워드 필터부(102)로부터의 필터링 신호와 상기 피드백 필터부(104)로부터의 필터링 신호를 감산하여 차신호를 출력하는 감산부(106); 상기 차신호와 자동 이득 제어 신호를 곱셈하는 곱셈부(108); 상기 곱셈된 동위상(In-phase: I) 신호를 지연하기 위한 지연부(110); 상기 곱셈된 동위상 신호와 상기 지연 신호 중에서 한 신호를 선택하는 제1 멀티플렉서(112); 상기 곱셈된 동위상 신호를 직각 위상 신호로 변환하는 디지탈 필터(114); 상기 디지탈 필터(114)의 계수를 저장하는 계수 저장부(116); 상기 디지탈 필터(114)로부터 출력된 직각 위상 신호와 상기 곱셈부(108)의 곱셈된 직각 위상 신호 중에서 한 신호를 선택하는 제2 멀티플렉서(118); 상기 제1 멀티플렉서(112)에서 선택된 신호와 상기 제2 멀티플렉서(118)에서 선택된 신호를 입력받아 정현파 및 여현파를 곱하여 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부(120); 상기 복소수 곱셈부(120)로부터의 동위상 채널의 신호와 직각 위상 채널의 신호를 입력받아 판별 신호를 출력하는 신호 판별부(124); 훈련 신호를 발생시키는 훈련 신호 발생부(126); 상기 판별 신호와 상기 훈련 신호 중에서 한 신호를 선택하여 상기 피드백 필터부(104)로 선택 신호를 출력하는 제3 멀티플렉서(128); 상기 복소수 곱셈부(120)의 출력 신호와 상기 훈련 신호, 상기 제3 멀티플렉서(128)에서 선택된 신호 및 상기 신호 판별부(124)의 직각 위상 신호(Q)에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부(102)와 상기 피드백 필터부(104)로 출력하는 탭계수 연산부(130); 및 상기 복소수 곱셈부(120)의 출력 신호를 입력받아 위상 오차를 제거하기 위해 정현파와 여현파를 출력하고 이득을 조절하기 위해 제어 신호를 출력하는 디지탈 위상 동기 루프(132)로 구성된다.4 is a block diagram of a conventional QAM and VSB signal decision feedback equalizer, wherein the conventional equalizer includes: a DC offset remover 100 for removing a DC offset for an input signal of an in-phase channel and a quadrature phase channel; A feedforward filter unit 102 for receiving the input signal from which the DC offset is removed and the coefficient updated signal and outputting the filtered signal; A feedback filter 104 which receives a signal selected from the discrimination signal and the training signal and a signal updated with coefficients and outputs a filtered signal; A subtraction unit 106 for subtracting the filtering signal from the feed forward filter unit 102 and the filtering signal from the feedback filter unit 104 to output a difference signal; A multiplier 108 for multiplying the difference signal and the automatic gain control signal; A delay unit (110) for delaying the multiplied in-phase (I) signal; A first multiplexer (112) for selecting one of the multiplied in-phase signal and the delay signal; A digital filter (114) for converting the multiplied in-phase signal into a quadrature phase signal; A coefficient storage unit (116) for storing coefficients of the digital filter (114); A second multiplexer (118) for selecting one signal from the quadrature phase signal output from the digital filter (114) and the multiplied quadrature phase signal of the multiplier (108); A complex multiplier (120) for receiving a signal selected by the first multiplexer (112) and a signal selected by the second multiplexer (118) and multiplying a sine wave and a cosine wave to correct a frequency and a phase error of a carrier; A signal discriminating unit (124) for receiving a signal of an in-phase channel and a signal of a quadrature phase channel from the complex multiplier (120) and outputting a discriminating signal; A training signal generator 126 for generating a training signal; A third multiplexer (128) which selects one signal from the discrimination signal and the training signal and outputs a selection signal to the feedback filter unit (104); The tap coefficient is received by receiving the output signal of the complex multiplier 120, the training signal, the signal selected by the third multiplexer 128, and the discrimination signal for the quadrature phase signal Q of the signal discriminator 124. A tap coefficient calculator 130 for calculating and outputting the calculated tap coefficients to the feedforward filter unit 102 and the feedback filter unit 104; And a digital phase locked loop 132 that receives the output signal of the complex multiplier 120, outputs a sine wave and a cosine wave to remove a phase error, and outputs a control signal to adjust a gain.
상기 직류 오프셋 제거부(100)는 동위상 채널의 신호(1)에 대한 직류 오프셋을 제거하는 제1 직류 오프셋 제거기(100-1); 및 직각 위상 채널의 신호(Q)에 대한 직류 오프셋을 제거하는 제2 직류 오프셋 제거기(100-2)로 구성된다.The DC offset remover 100 includes: a first DC offset remover 100-1 for removing a DC offset with respect to a signal 1 of an in-phase channel; And a second DC offset remover 100-2 for removing the DC offset with respect to the signal Q of the quadrature phase channel.
상기 피드포워드 필터부(102)는 상기 직류 오프셋이 제거된 동위상에 해당하는 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제1 유한 충격 응답 필터(102-1: CI), 제2 유한 충격 응답 필터(102-2: CI); 및 상기 직류 오프셋이 제거된 직각 위상에 해당하는 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제3 유한 충격 응답 필터(102-3: CQ), 제4 유한 충격 응답 필터(102-4: CQ); 상기 제1 유한 충격 응답 필터(102-1)의 출력 신호에서 상기 제3 유한 충격 응답 필터(102-3)의 출력 신호를 감산하는 감산기(102-5); 및 상기 제2 유한 충격 응답 필터(102-2)의 출력 신호와 상기 제4 유한 충격 응답 필터(102-4)의 출력 신호를 가산하는 가산기(102-6)로 구성된다.The feedforward filter 102 receives a first finite shock response filter 102-1 (C I ) that receives an input signal corresponding to an in-phase with the DC offset removed and a coefficient-updated signal and outputs a filtered signal. a second finite impulse response filter (102-2: C I); And a third finite shock response filter 102-3 (C Q ) that receives the input signal corresponding to the quadrature phase from which the DC offset is removed and the coefficient updated signal, and outputs the filtered signal. 102-4: C Q ); A subtractor (102-5) which subtracts the output signal of the third finite impact response filter (102-3) from the output signal of the first finite impact response filter (102-1); And an adder 102-6 that adds an output signal of the second finite impact response filter 102-2 and an output signal of the fourth finite impact response filter 102-4.
상기 피드백 필터부(104)에서는 동위상(I)채널에 대한 판별 신호 및 훈련 신호중에서 선택된 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제1 유한 충격 응답 필터(104-1: DI), 제2 유한 충격 응답 필터(104-2: DI); 및 직각 위상(Q)채널에 대한 판별 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제3 유한 충격 응답 필터(104-3: DQ), 제4 유한 충격 응답 필터(104-4: DQ); 상기 제1 유한 충격 응답 필터(104-1)의 출력 신호에서 상기 제3 유한 충격 응답 필터(104-3)의 출력 신호를 감산하는 감산기(104-5); 및 상기 제2 유한 충격 응답 필터(104-2)의 출력 신호와 상기 제4 유한 충격 응답 필터(104-4)의 출력 신호를 가산하는 가산기(104-6)로 구성된다.The feedback filter unit 104 receives a signal selected from a discrimination signal and a training signal for an in-phase (I) channel and a signal updated with coefficients, and outputs a filtered signal. I ), second finite impact response filter 104-2 (D I ); And a third finite shock response filter 104-3 (D Q ) and a fourth finite shock response filter 104-4 that receive a discrimination signal and a coefficient-update signal for a quadrature phase ( Q ) channel and output the filtered signal. : D Q ); A subtractor 104-5 which subtracts the output signal of the third finite shock response filter 104-3 from the output signal of the first finite shock response filter 104-1; And an adder 104-6 that adds an output signal of the second finite impact response filter 104-2 and an output signal of the fourth finite impact response filter 104-4.
상기 감산부(106)는 상기 피드포워드 필터부(102)로부터의 동위상 채널에 대한 필터링 신호와 상기 피드백 필터부(104)로부터의 동위상 채널에 대한 필터링 신호를 감산하여 차신호를 출력하는 제1 감산기(106-1); 및 상기 피드포워드 필터부(102)로부터의 직각 위상 채널에 대한 필터링 신호와 상기 피드백 필터부(104)로부터의 직각 위상 채널에 대한 필터링 신호를 감산하여 차신호를 출력하는 제2 감산기(106-2)로 구성되어 있다.The subtraction unit 106 subtracts the filtering signal for the in-phase channel from the feedforward filter unit 102 and the filtering signal for the in-phase channel from the feedback filter unit 104 to output a difference signal. 1 subtractor 106-1; And a second subtractor 106-2 which subtracts the filtering signal for the quadrature phase channel from the feedforward filter unit 102 and the filtering signal for the quadrature phase channel from the feedback filter unit 104 to output a difference signal. It consists of).
상기 곱셈부(108)는 동위상 채널에 대한 차신호와 자동 이득 제어 신호를 곱셈하는 제1 곱셈기(108-1); 및 직각 위상 채널에 대한 차신호와 자동 이득 제어 신호를 곱셈하는 제2 곱셈기(108-2)로 구성되어 있다.The multiplier 108 includes: a first multiplier 108-1 multiplying a difference signal for an in-phase channel and an automatic gain control signal; And a second multiplier 108-2 which multiplies the difference signal for the quadrature phase channel and the automatic gain control signal.
상기 복소수 곱셈부(120)는 제1 멀티플렉서(112)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(132)로부터의 여현 신호를 곱셈하는 제1 곱셈기(120-1)와; 상기 제2 멀티플렉서(118)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(132)로부터의 정현 신호를 곱셈하는 제2 곱셈기(120-2); 제1 멀티플렉서(112)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(132)로부터의 정현 신호를 곱셈하는 제3 곱셈기(120-3); 상기 제2 멀티플렉서(118)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(132)로부터의 여현 신호를 곱셈하는 제4 곱셈기(120-4); 상기 제1 곱셈기(120-1)의 출력 신호와 상기 제2 곱셈기(120-2)의 출력 신호를 감산하는 감산기(120-5); 및 상기 제3 곱셈기(120-3)의 출력 신호와 상기 제4 곱셈기(120-4)의 출력 신호를 합산하는 가산기(120-6)로 구성되어 있다.The complex multiplier (120) comprises: a first multiplier (120-1) for multiplying the signal for the in-phase channel selected by the first multiplexer (112) with the cosine signal from the digital phase locked loop (132); A second multiplier (120-2) for multiplying the signal for the quadrature phase channel selected by the second multiplexer (118) and the sinusoidal signal from the digital phase locked loop (132); A third multiplier (120-3) for multiplying the signal for the in-phase channel selected by the first multiplexer (112) with the sinusoidal signal from the digital phase locked loop (132); A fourth multiplier (120-4) for multiplying the signal for the quadrature phase channel selected by the second multiplexer (118) with the cosine signal from the digital phase locked loop (132); A subtractor (120-5) for subtracting the output signal of the first multiplier (120-1) and the output signal of the second multiplier (120-2); And an adder 120-6 that adds the output signal of the third multiplier 120-3 and the output signal of the fourth multiplier 120-4.
상기 신호 판별부(124)는 상기 복소수 곱셈부(120)로부터의 동위상 채널의 신호를 입력받아 판별 신호를 출력하는 제1 신호 판별기(124-1); 및 상기 복소수 곱셈부(120)로부터 출력된 직각 위상 채널의 신호를 입력받아 판별 신호를 출력하는 제2 신호 판별기(124-2)로 구성되어 있다.The signal discriminator 124 includes: a first signal discriminator 124-1 for receiving a signal of an in-phase channel from the complex multiplier 120 and outputting a discrimination signal; And a second signal discriminator 124-2 that receives a signal of a quadrature phase channel output from the complex multiplier 120 and outputs a discrimination signal.
상기 디지탈 위상 동기 루프(132)는 상기 복소수 곱셈부(120)로부터의 동위상 채널에 대한 출력 신호와 직각 위상 채널에 대한 출력 신호를 입력받아 위상차를 검출해내는 오차 검출부(132-1)와; 상기 검출된 위상 오차의 이득을 조절하고 누적하는 누적부(132-2); 상기 누적부(132-2)의 출력 신호를 입력받아 정현 신호와 여현 신호를 출력하는 정현 및 여현 신호 발생부(132-3); 및 상기 발생된 여현 신호를 입력받아 이득 제어 신호를 출력하는 누적 제한부(132-4)로 구성되어 있다.The digital phase locked loop (132) includes an error detector (132-1) for receiving an output signal for an in-phase channel and an output signal for a quadrature phase channel from the complex multiplier (120) and detecting a phase difference; An accumulator 132-2 for adjusting and accumulating the gain of the detected phase error; A sine and cosine signal generator 132-3 which receives the output signal of the accumulator 132-2 and outputs a sine signal and a cosine signal; And a cumulative limiter 132-4 that receives the generated cosine signal and outputs a gain control signal.
제4도를 참조하여 각 신호에 따라 등화시 요구되는 블럭과 동작을 살펴보면 다음과 같다.Referring to FIG. 4, the block and operation required for equalization according to each signal are as follows.
1) QAM 신호 입력시1) When inputting QAM signal
QAM 신호에는 동위상(I) 채널의 신호와 직각 위상 (Q) 채널의 신호가 포함되어 있기 때문에 제4도에 도시된 피드포워드 필터부(102)내의 제1 유한 충격 응답 필터(102-1: CI), 제2 유한 충격 응답 필터(102-2: CI), 제3 유한 충격 응답 필터(102-3: CQ) 및 제4 유한 충격 응답 필터(102-4: CQ) 모두 이용되는데, 동위상(In-phase: I) 채널의 신호는 제1 유한 충격 응답 필터(102-1: CI)와 제2 유한 충격 응답 필터(102-2: CI)에서 필터링되고, 직각 위상 (Quadrature: Q) 채널의 신호는 제3 유한 충격 응답 필터(102-3: CQ)와 제4 유한 충격 응답 필터(102-4: CQ)에서 필터링된다.Since the QAM signal includes a signal of an in-phase (I) channel and a signal of a quadrature phase (Q) channel, the first finite shock response filter 102-1 in the feedforward filter unit 102 shown in FIG. C I ), the second finite shock response filter 102-2 (C I ), the third finite shock response filter 102-3: C Q , and the fourth finite shock response filter 102-4: C Q are all used. there is, in-phase (in-phase: I) signal of a channel comprises a first finite impulse response filter (102-1: C I) and a second finite impulse response filter: filtering is in the (102-2 C I), quadrature (Quadrature: Q) signal of a channel is a third finite impulse response filter is filtered in:: (C Q 102-4) ( 102-3 C Q) and a fourth finite impulse response filter.
또한, 제4도에 도시된 피드백 필터부(104)내에서도 QAM 신호 입력시 제1 유한 충격 응답 필터(104-1: DI), 제2 유한 충격 응답 필터(104-2: DI), 제3 유한 충격 응답 필터(104-3: DQ) 및 제4 유한 충격 응답 필터(104-4: DQ) 모두에서 필터링이 이루어진다.In addition, in the feedback filter unit 104 shown in FIG. 4, the first finite shock response filter 104-1 (D I ), the second finite shock response filter 104-2 (D I ), Filtering takes place in both the finite shock response filter 104-3 (D Q ) and the fourth finite shock response filter 104-4 (D Q ).
그리고, 제4도에 도시된 복소수 곱셈부(120)내의 제1 곱셈기(120-1), 제2 곱셈기(120-2), 제3 곱셈기(120-3) 및 제4 곱셈기(120-4) 모두가 사용된다.Then, the first multiplier 120-1, the second multiplier 120-2, the third multiplier 120-3 and the fourth multiplier 120-4 in the complex multiplier 120 shown in FIG. 4. All are used.
한편, QAM 신호 입력시 등화 과정에 필요없는 블럭은 지연부(110), 제1 멀티플렉서(112), 디지탈 필터(114), 계수저장부(116) 및 훈련 신호 발생부(126)이다.On the other hand, blocks that are not necessary for the equalization process when the QAM signal is input are the delay unit 110, the first multiplexer 112, the digital filter 114, the coefficient storage unit 116, and the training signal generator 126.
QAM 신호의 경우에는 직각 위상 채널의 신호도 입력되기 때문에 동위상 채널의 신호를 직각 위상 채널의 신호로 변환시켜 주는 디지탈 필터(114)를 통과할 필요가 없고, 디지탈 필터(114)를 통과하지 않으므로 지연부(110)에서 시간 지연이 필요없고, 디지탈 필터(114)의 계수가 저장되는 계수 저장부(116)도 필요없으며, QAM신호는 훈련 신호없이 자력으로 채널을 보상해주기 때문엔 훈련 신호 발생부(128)도 필요없다.In the case of the QAM signal, since the signal of the quadrature phase channel is also input, it is not necessary to pass through the digital filter 114 which converts the signal of the in-phase channel into the signal of the quadrature phase channel and does not pass through the digital filter 114. There is no need for time delay in the delay unit 110, and there is no need for the coefficient storage unit 116 in which the coefficients of the digital filter 114 are stored. Since the QAM signal compensates the channel by the magnetic force without the training signal, the training signal generator You don't even need 128.
상기에서 살펴 본 바와 같이 지연부(110)가 필요없게 되므로 제1 멀티플렉서(112)는 지연된 신호와 지연되지 않은 신호중에서 지연되지 않은 신호를 선택하는데 사용되고, 디지탈 필터(114)가 필요없으므로 제2 멀티플렉서(118)는 필터링 신호와 필터링되지 않은 신호중에서 필터링되지 않은 신호를 선택하는데 사용되고, 훈련 신호가 발생되지 않아도 되므로 신호 판별부(124)내의 제1 신호 판별기(124-1)의 판별 신호와 훈련 신호 발생부(126)의 훈련 신호중에서 제1 신호 판별기(124-1)의 판별 신호를 선택하기 위해 제3 멀티플렉서(128)가 사용된다.As described above, since the delay unit 110 is not required, the first multiplexer 112 is used to select a non-delayed signal from the delayed signal and the non-delayed signal, and the second multiplexer is not required because the digital filter 114 is not required. 118 is used to select an unfiltered signal from the filtered signal and the unfiltered signal, and since the training signal does not need to be generated, the discrimination signal and the training of the first signal discriminator 124-1 in the signal discriminator 124. The third multiplexer 128 is used to select the discriminating signal of the first signal discriminator 124-1 from the training signals of the signal generator 126.
결국, QAM 신호가 입력된 경우에는 등화된 동위상 채널의 신호(I')는 제3 멀티플렉서(128)의 출력단에서 출력되고, 등화된 직각 위상 채널의 신호(Q')는 신호 판별부(124)내의 제2 신호 판별기(124-2)의 출력단에서 출력된다.As a result, when the QAM signal is input, the signal I 'of the equalized in-phase channel is output from the output terminal of the third multiplexer 128, and the signal Q' of the equalized quadrature phase channel is the signal discriminating unit 124. Is output from the output terminal of the second signal discriminator 124-2 in the "
2) VSB 신호 입력시2) VSB signal input
VSB 신호가 입력되는 경우에는 피드포워드 필터부(102)내의 제1 유한 충격 응답 필터(102-1), 제2 유한 충격 응답 필터(102-2), 제3 유한 충격 응답 필터(102-3), 제4 유한 충격 응답 필터(102-4) 중에서 단지 제1 유한 충격 응답 필터(102-1)만이 사용되고, 상기와 마찬가지로 피드백 필터부(104)내의 제1 유한 충격 응답 필터(104-1), 제2유한 충격 응답 필터(104-2), 제3 유한 충격 응답 필터(104-3), 제4 유한 충격 응답 필터(104-4) 중에서 단지 제1 유한 충격 응답 필터(104-1)만이 사용된다.When the VSB signal is input, the first finite shock response filter 102-1, the second finite shock response filter 102-2, and the third finite shock response filter 102-3 in the feedforward filter unit 102 are provided. Among the fourth finite shock response filters 102-4, only the first finite shock response filter 102-1 is used, and as described above, the first finite shock response filter 104-1 in the feedback filter section 104, Only the first finite shock response filter 104-1 is used among the second finite shock response filter 104-2, the third finite shock response filter 104-3, and the fourth finite shock response filter 104-4. do.
또한, VSB 신호의 경우에는 QAM 신호의 경우와 달리 등화의 초기 단계에 훈련 신호에 의해 등화기를 수렴시키기 때문에 훈련 신호를 발생시키는 훈련 신호 발생부(126)가 사용된다.In the case of the VSB signal, unlike the case of the QAM signal, the training signal generator 126 for generating the training signal is used because the equalizer is converged by the training signal at the initial stage of equalization.
한편, VSB 신호가 입력된 경우에는 직각 위상(Q) 채널의 신호 성분이 위상 오차를 제거하는데 필요하므로 동위상(I) 채널의 신호 성분을 직각 위상 채널(Q)의 신호 성분으로 변환해주는 디지탈 필터(114)가 사용되고, 상기 디지탈 필터(114)에서 소요되는 시간만큼 동위상 채널의 신호를 지연부(110)에서 지연시키게 되는데, 이때 지연된 신호와 지연되지 않은 신호중에서 한 신호를 선택하기 위해 제1 멀티플렉서(112)가 사용된다.On the other hand, when the VSB signal is input, since the signal component of the quadrature phase (Q) channel is required to remove the phase error, the digital filter converts the signal component of the in-phase (I) channel into the signal component of the quadrature phase channel (Q). 114 is used, and delays the in-phase channel signal by the delay unit 110 by the time required by the digital filter 114, wherein the first signal is selected to select one of the delayed and non-delayed signals. Multiplexer 112 is used.
이때, 상기 디지탈 필터(114)에서는 동위상(I) 채널의 신호 성분을 직각 위상 채널(Q)의 신호 성분으로 변환해주기 위해서 힐버트 변환(Hilbert transform)을 하게 되고, 디지탈 필터(114)의 계수를 저장하기 위해 계수 저장부(116)가 사용되며, 디지탈 필터(114)에서 출력된 신호와 곱셈부(108)내의 제2곱셈기(108-2)에서 출력된 신호중에서 한 신호를 선택하기 위해 제2 멀티플렉서(118)가 사용된다.In this case, the digital filter 114 performs a Hilbert transform in order to convert the signal component of the in-phase (I) channel into the signal component of the quadrature phase channel (Q), and converts the coefficients of the digital filter 114. The coefficient storage unit 116 is used for storage, and a second one is used to select one signal from the signal output from the digital filter 114 and the signal output from the second multiplier 108-2 in the multiplier 108. Multiplexer 118 is used.
상기에서 살펴본 바와 같이 VSB 신호는 실수 신호(I 신호)이지만 QAM 신호는 기저 대역에서 복소 신호(I,Q 신호)이므로 이를 등화하기 위해서는 복소 필터가 요구된다.As described above, the VSB signal is a real signal (I signal), but the QAM signal is a complex signal (I, Q signal) in the baseband, so a complex filter is required to equalize it.
종래의 복소 필터링에 대해서 살펴보기로 한다.The conventional complex filtering will be described.
만약, 복소 필터의 입력 신호를 Y = YI+ jYQ, 필터 계수를 C = CI+ jCQ, 필터 출력을 Z = ZI+ jZQ라고 하면, 이들 사이의 관계식은 다음과 같다. (* 표시는 컨벌루션(convolution)을 의미한다.)If the input signal of the complex filter is Y = Y I + jY Q , the filter coefficient is C = C I + jC Q , and the filter output is Z = Z I + jZ Q , the relation between them is as follows. (* Denotes convolution.)
종래의 복소 필터링은 상기 제6식에서 처럼 4개의 필터링으로 구성되므로 이를 이용하여 결정 궤환 등화기를 구현하면 제4도에 도시한 것처럼 많은 유한 충격 응답 필터(FIR filter)가 소요된다.Since the conventional complex filtering is composed of four filtering as in the sixth equation, implementing a decision feedback equalizer using the same requires a large number of finite impact response filters (FIR filters) as shown in FIG.
이처럼 상기와 같은 종래의 QAM 및 VSB 신호 등화기에서는 피드포워드 필터부(102)와 피드백 필터부(104)내에 각각 4개씩의 유한 충격 응답 필터(FIR filter)가 소요되므로 하드웨어 구현시 사이즈가 매우 크다는 문제점이 있다.As described above, in the conventional QAM and VSB signal equalizers, four finite shock response filters (FIR filters) are required in the feedforward filter unit 102 and the feedback filter unit 104, respectively. There is a problem.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 소정의 복소 필터링 알고리즘을 적용하여 얻어낸 공통적인 필터 계수를 이용함으로써 복소 필터에 사용되는 유한 충격 응답 필터의 수를 감소시킨 QAM 및 VSB 신호 결정 궤환 등화기를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and uses the common filter coefficients obtained by applying a predetermined complex filtering algorithm to reduce the number of finite shock response filters used in the complex filter. Its purpose is to provide a signal decision feedback equalizer.
상기와 같은 목적을 달성하기 위한 본 발명의 QAM 및 VSB 신호 결정 궤환 등화기는, 동위상 채널과 직각 위상 채널에 대한 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부와; 동위상 채널에 대한 판별 신호와 훈련 신호 중에서 선택된 신호, 직각 위상 채널에 대한 판별 신호 및 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드백 필터부; 상기 피드포워드 필터부로부터의 필터링 신호와 상기 피드백 필터부로부터의 필터링 신호를 감산하여 차신호를 출력하는 감산부; 상기 감산부로부터의 동위상 채널에 대한 차신호를 지연하기 위한 지연부; 상기 지연부로부터의 동위상 채널에 대한 지연 신호와 상기 감산부로부터의 동위상 채널에 대한 차신호 중에서 한 신호를 선택하는 제1 멀티플렉서; 상기 감산부로부터의 동위상 채널에 대한 차신호를 직각 위상 신호로 변환하는 디지탈 필터; 상기 디지탈 필터로부터의 직각 위상 신호와 상기 감산부로부터의 직각 위상 채널에 대한 차신호 중에서 한 신호를 선택하는 제2 멀티플렉서; 상기 제1 멀티플렉서에서 선택된 신호와 상기 제2 멀티플렉서에서 선택된 신호를 입력받아 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부; 상기 복소수 곱셈부로부터의 동위상 채널의 신호와 직각 위상 채널의 신호를 입력받아 판별 신호를 출력하는 신호 판별부; 훈련 신호를 발생시키는 훈련 신호 발생부; 상기 신호 판별부로부터의 판별 신호와 상기 훈련 신호 발생부로부터의 훈련 신호 중에서 한 신호를 선택하여 상기 피드백 필터부로 선택 신호를 출력하는 제3 멀티플렉서; 상기 복소수 곱셈부로부터의 출력 신호, 상기 제3 멀티플렉서에서의 선택 신호 및 상기 신호 판별부의 직각 위상 채널에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부와 상기 피드백 필터부로 출력하는 탭계수 연산부; 및 상기 제3 멀티플렉서에서의 선택 신호 및 상기 신호 판별부의 직각 위상 채널에 대한 판별 신호를 입력받아 위상 오차를 보정해주는 디지탈 위상 동기 루프로 구성된 것을 특징으로 한다.The QAM and VSB signal decision feedback equalizer of the present invention for achieving the above object includes a feedforward filter unit for receiving an input signal and a coefficient-update signal for an in-phase channel and a quadrature phase channel and outputting a filtered signal; ; A feedback filter unit configured to receive a signal selected from an in-phase channel and a training signal, a discrimination signal for a quadrature phase channel, and a coefficient updated signal and output a filtered signal; A subtractor configured to subtract the filtering signal from the feedforward filter unit and the filtering signal from the feedback filter unit to output a difference signal; A delay unit for delaying a difference signal for the in-phase channel from the subtraction unit; A first multiplexer for selecting one of a delay signal for the in-phase channel from the delay unit and a difference signal for the in-phase channel from the subtraction unit; A digital filter for converting a difference signal for an in-phase channel from the subtraction unit into a quadrature phase signal; A second multiplexer for selecting one signal from a quadrature phase signal from the digital filter and a difference signal for a quadrature phase channel from the subtractor; A complex multiplier configured to receive a signal selected by the first multiplexer and a signal selected by the second multiplexer and correct a frequency and phase error of a carrier; A signal discrimination unit which receives a signal of an in-phase channel and a signal of a quadrature phase channel from the complex multiplier and outputs a discrimination signal; A training signal generator for generating a training signal; A third multiplexer for selecting one signal from the discrimination signal from the signal discrimination unit and the training signal from the training signal generator to output a selection signal to the feedback filter unit; A tap coefficient is calculated by receiving an output signal from the complex multiplier, a selection signal from the third multiplexer, and a discrimination signal for a quadrature phase channel of the signal discriminator, and calculating the tap coefficient, and calculating the tap coefficient with the feedforward filter unit. A tap coefficient calculating unit outputting the feedback filter unit; And a digital phase locked loop configured to correct a phase error by receiving a selection signal from the third multiplexer and a discrimination signal for a quadrature phase channel of the signal discriminator.
이하, 첨부된 도면을 참조하여 본 발명에 대해서 설명하기로 한다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
제5도는 본 발명에 따른 QAM 및 VSB 신호 결정 궤환 등화기에 대한 블럭도로서, 본 발명의 QAM 및 VSB 신호 결정 궤환 등화기는 동위상 채널(I)과 직각 위상 채널(Q)에 대한 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(150)와; 동위상 채널(I)에 대한 판별 신호와 훈련 신호 중에서 선택된 신호, 직각 위상 채널(Q)에 대한 판별 신호 및 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드백 필터부(152); 상기 피드포워드 필터부(150)로부터의 필터링 신호와 상기 피드백 필터부(152)로부터의 필터링 신호를 감산하여 차신호를 출력하는 감산부(154); 상기 감산부(154)로부터의 동위상 채널(Q)에 대한 차신호를 지연하기 위한 지연부(156); 상기 지연부(156)로부터의 동위상 채널(I)에 대한 지연 신호와 상기 감산부(154)로부터의 동위상 채널(I)에 대한 차신호 중에서 한 신호를 선택하는 제1 멀티플렉서(158); 상기 감산부(154)로부터의 동위상 채널(I)에 대한 차신호를 직각 위상 신호로 변환하는 디지탈 필터(160); 상기 디지탈 필터(160)로부터의 직각 위상 신호(Q)와 상기 감산부(154)로부터의 직각 위상 채널(Q)에 대한 차신호 중에서 한 신호를 선택하는 제2 멀티플렉서(162); 상기 제1 멀티플렉서(158)에서 선택된 신호와 상기 제2 멀티플렉서(162)에서 선택된 신호를 입력받아 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부(164); 상기 복소수 곱셈부(164)로부터의 동위상 채널(I)의 신호와 직각 위상 채널(Q)의 신호를 입력받아 판별 신호를 출력하는 신호 판별부(166); 훈련 신호를 발생시키는 훈련 신호 발생부(168); 상지 신호 판별부(166)로부터의 판별 신호와 상기 훈련 신호 발생부(168)로부터의 훈련 신호 중에서 한 신호를 선택하여 상기 피드백 필터부(152)로 선택 신호를 출력하는 제3 멀티플렉서(170); 상기 복소수 곱셈부(164)로부터의 출력 신호, 상기 제3 멀티플렉서(170)에서의 선택 신호 및 상기 신호 판별부(166)의 직각 위상 채널(Q)에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부(150)와 상기 피드백 필터부(152)로 출력하는 탭계수 연산부(172); 및 상기 제3 멀티플렉서(170)에서의 선택 신호 및 상기 신호 판별부(166)의 직각 위상 채널(Q)에 대한 판별 신호를 입력받아 위상 오차를 보정해주는 디지탈 위상 동기 루프(174)로 구성된다.5 is a block diagram of a QAM and VSB signal decision feedback equalizer according to the present invention, wherein the QAM and VSB signal decision feedback equalizer of the present invention has input signals and coefficients for in-phase channel (I) and quadrature phase channel (Q). A feedforward filter unit 150 for receiving the updated signal and outputting the filtered signal; A feedback filter unit 152 for receiving a signal selected from the discrimination signal and the training signal for the in-phase channel I, the discrimination signal for the quadrature phase channel Q, and the coefficient updated signal and outputting the filtered signal; A subtraction unit 154 for subtracting the filtering signal from the feed forward filter unit 150 and the filtering signal from the feedback filter unit 152 to output a difference signal; A delay unit 156 for delaying a difference signal for the in-phase channel Q from the subtraction unit 154; A first multiplexer (158) for selecting one of a delay signal for the in-phase channel (I) from the delay unit (156) and a difference signal for the in-phase channel (I) from the subtraction unit (154); A digital filter (160) for converting the difference signal for the in-phase channel (I) from the subtraction unit (154) into a quadrature phase signal; A second multiplexer (162) for selecting one signal from the quadrature phase signal (Q) from the digital filter (160) and the difference signal for the quadrature phase channel (Q) from the subtractor (154); A complex multiplier 164 receiving a signal selected by the first multiplexer 158 and a signal selected by the second multiplexer 162 and correcting a frequency and a phase error of a carrier; A signal discriminating unit (166) for receiving a signal of an in-phase channel (I) and a signal of a quadrature phase channel (Q) from the complex multiplier (164) and outputting a discrimination signal; A training signal generator 168 for generating a training signal; A third multiplexer 170 which selects one signal from the discrimination signal from the upper limb signal discriminator 166 and the training signal from the training signal generator 168 and outputs a selection signal to the feedback filter 152; The tap coefficient is calculated by receiving the output signal from the complex multiplier 164, the selection signal from the third multiplexer 170, and the discrimination signal for the quadrature phase channel Q of the signal discriminator 166. A tap coefficient calculator 172 for outputting the calculated tap coefficients to the feedforward filter unit 150 and the feedback filter unit 152; And a digital phase locked loop 174 that receives a selection signal from the third multiplexer 170 and a discrimination signal for the quadrature phase channel Q of the signal discriminator 166 to correct a phase error.
여기서, 상기 피드포워드 필터부(150)는 동위상 채널과 직각 위상 채널의 입력 신호를 합산하는 제1 가산기(150-1)와; 동위상 채널과 직각 위상 채널의 입력 신호를 감산하는 제1 감산기(150-2); 상기 탭계수 연산부(172)로부터의 갱신된 계수를 합산하는 제2 가산기(150-3); 입력된 동위상 채널의 신호와 상기 제2 가산기(150-3)로부터 합산된 계수를 입력받아 필터링된 신호를 출력하는 제1 유한 충격 응답 필터(150-4: CI+CQ); 상기 제1 가산기(150-1)로부터의 가산 신호와 상기 탭계수 연산부(172)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제2 유한 충격 응답 필터(150-5: CQ); 상기 제1 감산기(150-2)로부터의 감산 신호와 상기 탭계수 연산부(172)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제3 유한 충격 응답 필터(150-6: CI); 상기 제1 유한 충격 응답 필터(150-4)의 필터링 신호와 상기 제2 유한 충격 응답 필터(150-5)의 필터링 신호를 입력받아 감산하는 제2 감산기(150-7); 및 상기 제1 유한 충격 응답 필터(150-4: CI+CQ)의 필터링 신호와 상기 제3 유한 충격 응답 필터(150-6: CI)의 필터링 신호를 입력받아 감산하는 제3 감산기(150-8)로 구성된다.Here, the feedforward filter unit 150 includes: a first adder 150-1 for summing input signals of in-phase channel and quadrature phase channel; A first subtractor 150-2 subtracting the input signal of the in-phase channel and the quadrature phase channel; A second adder (150-3) for summing updated coefficients from the tap coefficient calculating unit (172); A first finite shock response filter (150-4: C I + C Q ) that receives the input in-phase channel signal and the summed coefficient from the second adder 150-3 and outputs the filtered signal; A second finite shock response filter (150-5: C Q ) for receiving the addition signal from the first adder (150-1) and the updated coefficient from the tap coefficient calculating unit (172) and outputting the filtered signal; A third finite shock response filter (150-6: C I ) that receives the subtracted signal from the first subtractor (150-2) and the updated coefficient from the tap coefficient calculating unit (172) and outputs a filtered signal; A second subtractor (150-7) receiving and subtracting the filtering signal of the first finite shock response filter (150-4) and the filtering signal of the second finite shock response filter (150-5); And a third subtractor configured to receive and subtract the filtering signal of the first finite shock response filter 150-4 (C I + C Q ) and the filtering signal of the third finite shock response filter 150-6 (C I ). 150-8).
또한, 상기 피드백 필터부(152)는 상기 제3 멀티플렉서(170)에서의 선택 신호와 상기 신호 판별부(166)로부터의 직각 위상 채널(Q)에 대한 판별 신호를 입력받아 합산하는 제1 가산기(152-1)와; 상기 제3 멀티플렉서(170)에서의 선택 신호와 상기 신호 판별부(166)로부터의 직각 위상 채널(Q)에 대한 판별 신호를 입력받아 감산하는 제1 감산기(152-2); 상기 탭계수 연산부(172)로부터의 갱신된 계수를 합산하는 제2 가산기(152-3); 상기 제3 멀티플렉서(170)에서의 선택 신호와 상기 제2 가산기(152-3)로부터 합산된 계수를 입력받아 필터링된 신호를 출력하는 제1 유한 충격 응답 필터(152-4: CI+CQ); 상기 제1 가산기(152-1)로부터의 가산 신호와 상기 탭계수 연산부(172)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제2 유한 충격 응답 필터(152-5: CQ); 상기 제1 감산기(150-2)로부터의 감산 신호와 상기 탭계수 연산부(172)로부터의 갱신된 계수를 입력받아 필터링된 신호를 출력하는 제3 유한 충격 응답 필터(152-6: CI); 상기 제1 유한 충격 응답 필터(152-4)의 필터링 신호와 상기 제2 유한 충격 응답 필터(152-5)의 필터링 신호를 입력받아 감산하는 제2 감산기(152-7); 및 상기 제1 유한 충격 응답 필터(152-4: CI+CQ)의 필터링 신호와 상기 제3 유한 충격 응답 필터(152-6: CI)의 필터링 신호를 입력받아 감산하는 제3 감산기(152-8)로 구성된다.In addition, the feedback filter unit 152 receives and adds a selection signal of the third multiplexer 170 and a discrimination signal for the quadrature phase channel Q from the signal discriminating unit 166. 152-1); A first subtractor (152-2) for receiving a selection signal from the third multiplexer (170) and a discrimination signal for the quadrature phase channel (Q) from the signal discriminator (166); A second adder (152-3) for summing updated coefficients from the tap coefficient calculating unit (172); A first finite shock response filter 152-4 (C I + C Q ) that receives the selection signal from the third multiplexer 170 and the summed coefficients from the second adder 152-3 and outputs the filtered signal. ); A second finite shock response filter (152-5: C Q ) for receiving the addition signal from the first adder (152-1) and the updated coefficient from the tap coefficient calculating unit (172) and outputting the filtered signal; A third finite shock response filter (152-6: C I ) that receives the subtracted signal from the first subtractor 150-2 and the updated coefficient from the tap coefficient calculator 172 and outputs a filtered signal; A second subtractor (152-7) configured to receive and subtract the filtering signal of the first finite shock response filter (152-4) and the filtering signal of the second finite shock response filter (152-5); And a third subtractor configured to receive and subtract the filtering signal of the first finite shock response filter 152-4 (C I + C Q ) and the filtering signal of the third finite shock response filter 152-6 (C I ). 152-8).
상기 감산부(154)는 상기 피드포워드 필터부(150)로부터의 동위상 채널의 필터링 신호와 상기 피드백 필터부(152)로부터의 동위상 채널의 필터링 신호를 감산하여 차신호를 출력하는 제1 감산기(154-1); 및 상기 피드포워드 필터부(150)로부터의 직각 위상 채널의 필터링 신호와 상기 피드백 필터부(152)로부터의 직각 위상 채널의 필터링 신호를 감산하여 차신호를 출력하는 제2 감산기(154-2)로 구성된다.The subtractor 154 subtracts the filtering signal of the in-phase channel from the feedforward filter unit 150 and the filtering signal of the in-phase channel from the feedback filter unit 152 to output a difference signal. (154-1); And a second subtractor 154-2 subtracting the quadrature phase channel filtering signal from the feedforward filter unit 150 and the quadrature phase channel filtering signal from the feedback filter unit 152 to output a difference signal. It is composed.
상기 지연부(156)는 선입 선출(FIFO: First-In First-Out) 방식에 따른 메모리로 구현할 수 있다.The delay unit 156 may be implemented as a memory according to a first-in first-out (FIFO) method.
상기 복소수 곱셈부(164)는 상기 제1 멀티플렉서(158)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(174)로부터의 여현 신호를 곱셈하는 제1 곱셈기(164-1)와; 상기 제2 멀티플렉서(162)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(174)로부터의 정현 신호를 곱셈하는 제2 곱셈기(164-2); 제1 멀티플렉서(158)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(174)로부터의 정현 신호를 곱셈하는 제3 곱셈기(164-3); 상기 제2 멀티플렉서(162)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(174)로부터의 여현 신호를 곱셈하는 제4 곱셈기(164-4); 상기 제1 곱셈기(164-1)로부터의 입력 신호와 상기 제2 곱셈기(164-2)로부터의 입력 신호를 감산하는 감산기(164-5); 및 상기 제3 곱셈기(164-3)로부터의 입력 신호와 상기 제4 곱셈기(164-4)로부터의 입력 신호를 합산하는 가산기(164-6)로 구성되어 있다.The complex multiplier (164) comprises: a first multiplier (164-1) for multiplying the signal for the in-phase channel selected by the first multiplexer (158) with the cosine signal from the digital phase locked loop (174); A second multiplier (164-2) for multiplying the signal for the quadrature phase channel selected by the second multiplexer (162) with the sinusoidal signal from the digital phase locked loop (174); A third multiplier (164-3) for multiplying the signal for the in-phase channel selected by the first multiplexer (158) with the sinusoidal signal from the digital phase locked loop (174); A fourth multiplier (164-4) for multiplying the signal for the quadrature phase channel selected by the second multiplexer (162) with the cosine signal from the digital phase locked loop (174); A subtractor (164-5) for subtracting the input signal from the first multiplier (164-1) and the input signal from the second multiplier (164-2); And an adder 164-6 that adds the input signal from the third multiplier 164-3 and the input signal from the fourth multiplier 164-4.
상기 신호 판별부(166)는 상기 복소수 곱셈부(164)로부터의 동위상 채널(I)의 신호를 입력받아 판별 신호를 출력하는 제1 신호 판별기(166-1); 및 상기 복소수 곱셈부(164)로부터의 직각 위상 채널(Q)의 신호를 입력받아 판별 신호를 출력하는 제2 신호 판별기(166-2)로 구성되어 있다.The signal discriminator 166 may include a first signal discriminator 166-1 which receives a signal of an in-phase channel I from the complex multiplier 164 and outputs a discrimination signal; And a second signal discriminator 166-2 which receives the signal of the quadrature phase channel Q from the complex multiplier 164 and outputs a discrimination signal.
상기 디지탈 위상 동기 루프(174)는 상기 제3 멀티플렉서(170)에서의 선택 신호와 상기 신호 판별부(166)로부터의 직각 위상 채널(Q)에 대한 판별 신호를 입력받아 위상차를 검출해내는 오차 검출부(174-1)와; 상기 검출된 위상 오차의 이득을 조절하고 누적하는 루프 필터(174-2); 및 상기 루프 필터(174-2)의 출력 신호를 입력받아 정현 신호와 여현 신호를 출력하는 정현 및 여현 신호 발생부(174-3)로 구성되어 있다.The digital phase lock loop 174 is an error detector that detects a phase difference by receiving a selection signal from the third multiplexer 170 and a discrimination signal for a quadrature phase channel Q from the signal discriminator 166. (174-1); A loop filter (174-2) for adjusting and accumulating the gain of the detected phase error; And a sine and cosine signal generator 174-3 which receives the output signal of the loop filter 174-2 and outputs a sine signal and a cosine signal.
이어서, 상기와 같이 구성되는 본 발명의 동작과 효과를 살펴보기로 한다.Next, the operation and effects of the present invention configured as described above will be described.
QAM 신호 입력시나 VSB 신호 입력시에 사용되는 블럭과 사용되지 않는 블럭은 제4도를 참조하여 설명한 것과 유사하므로 설명을 생략하기로 하고 본 발명의 중심적인 내용인 복소 필터링에 대해서 살펴보기로 한다.Blocks used during QAM signal input or VSB signal input and unused blocks are similar to those described with reference to FIG. 4, and thus description thereof will be omitted and the complex filtering which is the main subject of the present invention will be described.
상기에서 서술했던 종래의 복소수 필터링일 때의 제6식 Z = (YI*CI- YQ*CQ) + j(YI*CQ+ YQ*CI)을 ZI, ZQ에 대한 식으로 표현하면 다음식과 같다.In the conventional complex filtering described above, the sixth formula Z = (Y I * C I -Y Q * C Q ) + j (Y I * C Q + Y Q * C I ) is represented by Z I , Z Q Expressed as in the following equation.
상기 제7식은 다음과 같이 변형될 수 있다.The seventh equation may be modified as follows.
상기 제8식에서는 CI+ CQ라는 공통적인 필터 계수가 존재하므로 제5도에 도시한 것처럼 6개의 유한 충격 응답 필터(FIR filter)를 사용하여 즉, 피드포워드 필터부(150)와 피드백 필터부(152)에 각각 3개씩의 유한 충격 응답 필터(FIR filter)를 사용하여 종래의 결정 궤환 등화기에 비해 유한 충격 응답 필터(FIR filter)의 수를 1/4 정도 줄일 수 있다.In Equation 8, since the common filter coefficients C I + C Q exist, the six FIR filters are used as shown in FIG. 5, that is, the feedforward filter unit 150 and the feedback filter. By using three finite impact response filters (FIR filters) in the unit 152, the number of finite impact response filters (FIR filters) can be reduced by about 1/4 compared to the conventional crystal feedback equalizer.
이상에서 살펴본 바와 같이 본 발명에 따르면, 변형된 복소 필터링 알고리즘을 사용하여 피드포워드 필터부와 피드백 필터부를 구현함으로써 유한 충격 응답 필터(FIR filter)의 수를 1/4 정도 줄일 수 있게 되어 하드웨어 내의 칩 사이즈를 감소시킬 수 있다는 데 그 효과가 있다.As described above, according to the present invention, the number of finite shock response filters (FIR filters) can be reduced by about 1/4 by implementing the feedforward filter unit and the feedback filter unit using the modified complex filtering algorithm. The effect is that the size can be reduced.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950045875A KR0169675B1 (en) | 1995-11-30 | 1995-11-30 | Decision feedback equalizer for equalizing qam and vsb signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950045875A KR0169675B1 (en) | 1995-11-30 | 1995-11-30 | Decision feedback equalizer for equalizing qam and vsb signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970032057A KR970032057A (en) | 1997-06-26 |
| KR0169675B1 true KR0169675B1 (en) | 1999-03-20 |
Family
ID=19437234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950045875A KR0169675B1 (en) | 1995-11-30 | 1995-11-30 | Decision feedback equalizer for equalizing qam and vsb signals |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0169675B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736602B1 (en) * | 2001-06-23 | 2007-07-09 | 엘지전자 주식회사 | Channel equalizer for VSB?QAM |
| GB2571134B (en) * | 2018-02-20 | 2022-05-11 | John Pollard Darren | Protective headgear |
-
1995
- 1995-11-30 KR KR1019950045875A patent/KR0169675B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100736602B1 (en) * | 2001-06-23 | 2007-07-09 | 엘지전자 주식회사 | Channel equalizer for VSB?QAM |
| GB2571134B (en) * | 2018-02-20 | 2022-05-11 | John Pollard Darren | Protective headgear |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970032057A (en) | 1997-06-26 |
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