KR0166265B1 - Equalizer for equalizing ntsc vsb and qam signals - Google Patents
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Abstract
본 발명은 NTSC, VSB 및 QAM 신호를 모두 등화할 수 있는 등화기에 관한 것으로, 직류 오프셋 제거부(100)와; 피드포워드 필터부(102); 피드백 필터부(104); 감산부(106); 곱셈부(108); 지연부(110); 제1 멀티플렉서(112); 디지털 필터(114); 계수 저장부(116); 제2 멀티플렉서(118); 복소수 곱셈부(120); 제3 멀티플렉서(122); 신호 판별부(124); 훈련 신호 발생부(126); 제4 멀티플렉서(128); 탭계수 연산부(130); 및 디지털 위상 동기 루프(132)로 구성되어 있으며, 상기와 같이 구성된 본 발명에 따르면 QAM 신호 등화기에 VSB 신호와 NTSC 신호까지 등화할 수 있도록 하는 회보를 추가하여 NTSC, VSB, QAM 신호 모두를 수신하도록 함으로써, 각각의 신호에 대한 등화기를 별개로 구현하여 조합시킬 때보다 하드웨어 내의 회로 수를 감소시키고 비용을 절감시킬 수 있으며, 아날로그 NTSC 수신기에 나타나는 잔상을 제거할 수 있고, VSB 변조 방식을 사용하는 디지털 지상 방송 및 유선 방송 신호 뿐만 아니라 QAM 변조 방식을 사용하는 유선 방송 신호도 수신할 수 있다.The present invention relates to an equalizer capable of equalizing all NTSC, VSB, and QAM signals, comprising: a direct current offset remover (100); A feedforward filter unit 102; A feedback filter unit 104; A subtraction section 106; Multiplication unit 108; Delay unit 110; First multiplexer 112; Digital filter 114; Coefficient storage 116; Second multiplexer 118; A complex multiplication unit 120; Third multiplexer 122; A signal discriminating unit 124; A training signal generator 126; Fourth multiplexer 128; A tap coefficient calculating unit 130; And a digital phase-locked loop 132, and according to the present invention configured as described above, add a newsletter to equalize VSB signal and NTSC signal to QAM signal equalizer to receive both NTSC, VSB, and QAM signals. This reduces the number of circuits in the hardware and reduces costs, eliminates afterimages seen in analog NTSC receivers, and uses VSB modulation schemes, rather than implementing and combining equalizers for each signal separately. In addition to terrestrial and wired broadcasting signals, wired broadcasting signals using a QAM modulation scheme may be received.
Description
제1도는 종래의 등화기에 대한 블록도.1 is a block diagram of a conventional equalizer.
제2도는 종래의 유한 충격 응답 적응 디지털 필터의 구성도.2 is a block diagram of a conventional finite shock response adaptive digital filter.
제3도는 유한 충격 응답 적응 디지털 필터부의 세부 구성도.3 is a detailed block diagram of the finite shock response adaptive digital filter unit.
제4도는 각각의 신호에 대한 등화기의 블록도.4 is a block diagram of an equalizer for each signal.
(a)는 NTSC 등화기 구성도.(a) is a schematic diagram of an NTSC equalizer.
(b)는 VSB 등화기 구성도.(b) is a schematic diagram of a VSB equalizer.
(c)는 QAM 등화기 구성도.(c) is a schematic diagram of a QAM equalizer.
제5도는 별개의 NTSC, VSB 및 QAM 등화기가 조합된 등화기의 구성도.5 is a schematic diagram of an equalizer in which separate NTSC, VSB, and QAM equalizers are combined.
제6도는 본 발명에 따른 NTSC, VSB 및 QAM 신호 결정 궤환 등화기 의 블록도.6 is a block diagram of NTSC, VSB and QAM signal decision feedback equalizers in accordance with the present invention.
제7도는 본 발명에 따른 NTSC, VSB 및 QAM 신호 피드포워드 등화기의 블록도이다.7 is a block diagram of NTSC, VSB, and QAM signal feedforward equalizers in accordance with the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100, 140 : 직류 오프셋 제거부 102, 142 : 피드포워드 필터부100, 140: DC offset removing unit 102, 142: feed forward filter unit
104 : 프드백 필터부 106, 144 : 감산부104: feedback filter section 106, 144: subtraction section
108, 146 : 곱셈부 110, 148 : 지연부108, 146: multiplication unit 110, 148: delay unit
112, 150 : 제1 멀티 플렉서 114, 152 ; 디지털 필터112, 150: first multiplexers 114, 152; Digital filter
116, 154 : 계수 저장부 118, 156 : 제2 멀티플렉서116, 154: coefficient storage unit 118, 156: second multiplexer
120, 158 : 복소수 곱셈부 122, 160 : 제3 멀티플렉서120, 158: complex multiplication unit 122, 160: third multiplexer
124, 162 : 신호 판별부 126, 164 : 훈련 신호124, 162: signal discriminating unit 126, 164: training signal
128, 166 : 제4 멀티플렉서 130, 168 : 탭계수 연산부128, 166: fourth multiplexer 130, 168: tap coefficient calculating unit
132, 170 : 디지털 위상 동기 루프132, 170: digital phase locked loop
본 발명은 NTSC, VSB 및 QAM 신호 등화기에 관한 것으로, 특히 아날로그 방식인 NTSC 신호와 디지털 방식인 VSB 및 QAM 신호 모두를 등화하기 위해 각각의 NTSC, VSB 및 QAM 등화기로부터 공통점과 차이점을 이용하여 간단하게 구현한 등화기에 관한 것이다.The present invention relates to NTSC, VSB, and QAM signal equalizers, and in particular, by using commonalities and differences from the respective NTSC, VSB, and QAM equalizers to equalize both analog NTSC signals and digital VSB and QAM signals. Is an equalizer.
현재의 고화질 텔레비젼(HDTV : High Definiton TeleVision)방송이 지상 방송을 기본으로 하고 있으므로, 전송에 따른 신호의 열화가 지역에 따라 다양하게 나타난다.Since current high-definition television (HDTV) broadcasting is based on terrestrial broadcasting, signal degradation due to transmission appears to vary by region.
디지털 방송의 가장 큰 장점은 신호의 왜곡이 디지털 신호를 잘못 판정하지 않을 정도로 작게 일어난다면 화질을 완벽하게 복원할 수 있는 것이다.The biggest advantage of digital broadcasting is that the picture quality can be perfectly restored if the distortion of the signal is small enough not to misjudge the digital signal.
반면, 현재의 NTSC(National Television System Commtittee : 이하, NTSC라 함)방식이 채택하고 있는 아날로그 방식은 화질의 왜곡이 신호의 왜곡에 비례해서 나타나므로 완벽한 복원은 불가능하지만 전송중에 약간의 왜곡이 발생하여도 알아보지 못할 정도의 심한 화질 저하는 일어나지 않는다.On the other hand, the analog method adopted by the current NTSC (National Television System Commtittee) method is that the distortion of image quality is proportional to the distortion of the signal, so that perfect restoration is impossible, but some distortion occurs during transmission. There is no severe deterioration in image quality.
그러나, 디지털 방식은 신호의 열화가 디지털 신호의 잘못된 판정을 일으키면 화질에 심각한 영향을 줄 수 있으므로 이를 방지할 수 있는 장치가 필요하다.However, the digital method requires a device capable of preventing the degradation of the signal because it can seriously affect the image quality if the signal degradation causes a false determination of the digital signal.
즉, 송신단에서 전송된 신호는 전송 채널을 거치면서 여러 가지 왜곡이 생기는데, 왜곡을 발생시키는 요인으로는 가우스 열잡음, 임펄스 잡음, 신호의 강도가 시간적으로 변동하는 현상인 페이딩(fading)에 의한 가산형 또는 승산형 잡음, 주파수 변화, 비선형성, 시간적 분산(time dispersion) 등에 의한 변형이 있다.That is, the signal transmitted from the transmitter generates various distortions as it passes through the transmission channel.Further, the distortion is caused by Gaussian thermal noise, impulse noise, and fading. Or deformation due to multiplication noise, frequency variation, nonlinearity, time dispersion, or the like.
이와 같이 비이상적인 전송 채널에 의해서 발생한 왜곡을 보상하므로서 수신측에서 비트 검출 오류를 감소시키는 기법을 채널 등화(channel equalization)라 하며, 이러한 기법을 행하는 등화기(Equalizer)는 송신단에서 전송된 신호의 왜곡을 보상해 주는 것으로 시간에 따른 채널의 특성 변화를 그때 그때 보상하는 역할을 한다.The technique of reducing the bit detection error at the receiving side by compensating for distortion caused by the non-ideal transmission channel is called channel equalization, and the equalizer performing such a technique is a distortion of the signal transmitted from the transmitting end. It compensates for the characteristic change of the channel over time at that time.
상기와 같은 채널 등화기는 NTSC 지상 방송과 동시 방송을 기본으로 하는 고화질 텔레비젼에서는 수신단에 필수적으로 갖추어야 할 부분이다.Such a channel equalizer is an essential part of a receiver in a high definition television based on NTSC terrestrial broadcasting and simultaneous broadcasting.
등화기의 가장 기본적인 원리는 전송 채널의 전달 함수를 구하여 이 전달 함수의 역함수 특성을 갖도록 회로를 구성하는 것이다.The most basic principle of the equalizer is to obtain the transfer function of the transmission channel and configure the circuit to have the inverse of the transfer function.
그러나, 채널의 특성이 항상 일정한 것이 아니라 시간과 장소에 따라 수시로 변하기 때문에 그때 그때마다 채널 특성을 따라 갈 수 있도록 등화기를 구성해야 하는데 이와 같은 등화기를 적응 등화기(Adaptive Equalizer)라 한다.However, since the characteristics of the channel are not always constant but change frequently depending on time and place, the equalizer must be configured to follow the channel characteristics at that time. Such an equalizer is called an adaptive equalizer.
상기 적응 등화기의 특성을 구체적으로 살펴보면, 기준 신호를 x(n), 채널의 출력 신호를 y(n)과 채널의 충격 응답을 hi로 표시했을 때, 이들 사이의 관계식은 다음과 같다.Looking at the characteristics of the adaptive equalizer in detail, when the reference signal x (n), the output signal of the channel y (n) and the shock response of the channel as h i , the relation between them is as follows.
적응 등화기의 유한 충격 응답(FIR : Finite Impulse Response)인 등화기의 출력 z(n)은 다음과 같다.The output z (n) of the equalizer, which is the finite impulse response (FIR) of the adaptive equalizer, is as follows.
여기서,w i 는 등화기의 게수를 나타내며 L은 등화기 탭의 계수이다. 등화기 탭 계수를 구하기 위하여 추정 오차 e(n)을 기준 신호 d(n)와 필터 출력 z(n)의 차로 정의하면 다음과 같이 쓸 수 있다.Where w i represents the power of the equalizer and L is the coefficient of the equalizer tap. In order to calculate the equalizer tap coefficient, the estimation error e (n) is defined as the difference between the reference signal d (n) and the filter output z (n).
평가 함수를 e2(n)으로 정의하고 기울기 벡터를 구하면 기울기 벡터의 추정값은 다음 식과 같다.If the evaluation function is defined as e 2 (n) and the slope vector is obtained, the estimated value of the slope vector is as follows.
최대 경사법을 이용하여 필터 계수를 구하면 다음과 같이 구할 수 있다.Using the maximum gradient method, filter coefficients can be obtained as follows.
여기서, μ는 수렴 속도와 수렴후 에러값을 결정하는 수렴 상수이다.Where μ is the convergence constant that determines the speed of convergence and the error value after convergence.
상기와 같은 특성을 갖는 적응 등화기의 동작 원리는 다음과 같다.The operation principle of the adaptive equalizer having the above characteristics is as follows.
채널의 특성을 전혀 모르는 경우에 신호 수신 초기에 훈련열(training sequence)을 송신하여 이 기간 동안 등화기의 탭계수들을 채널의 왜곡 특성이 상쇄되도록 결정하고, 이 기간이 끝나면 판정 의거(decision-directed)모드로 들어가서 정상적인 데이터 전송이 이루어지게 된다.If you do not know the characteristics of the channel at all, send a training sequence at the beginning of signal reception to determine that the tap coefficients of the equalizer cancel the distortion characteristics of the channel during this period. Mode is entered, and normal data transmission is performed.
그러나, 실제로 많은 응용에서는 훈련열 없이 초기에 등화되는 것이 필요한데 즉, 훈련열 없이도 수신된 신호만으로 채널 왜곡을 줄일 수 있어야 한다.In practice, however, many applications need to be equalized initially without training trains, i.e., only the received signal can reduce channel distortion without training trains.
이어서, 왜곡된 신호를 보상하는 여러 가지 적응 등화 방법은 평가 기준과 필터 구조의 훈련 신호(training sequence)의 사용 여부에 따라 구분된다.Subsequently, various adaptive equalization methods for compensating for the distorted signal are classified according to evaluation criteria and whether a training sequence of a filter structure is used.
상기 평가 기준은 MSE(Mean Squared Error)와 LS(Least Squares)로 구분되며, 필터 구조는 횡단선 구조 필터와 격자 구조 필터로 나뉘고, 훈련 신호의 사용 여부에 따라서 훈련 신호를 사용하는 등화기와 사용하지 않는 자력(blind) 등화 기법으로 나뉘는데, 이때 사용되는 훈련 신호는 수신측에서 어떤 기능을 자동으로 조정할 수 있도록 송신측에서 보내주는 기준 신호를 말한다.The evaluation criteria are divided into Mean Squared Error (MSE) and Least Squares (LS), and the filter structure is divided into a transverse line filter and a lattice structure filter, and is not used with an equalizer using a training signal depending on whether a training signal is used. It is divided into a blind equalization technique, in which a training signal used is a reference signal transmitted from a transmitter so that a receiver can automatically adjust a function.
상기 훈련 신호를 필요로 하지 않는 자력 등화 방법은 수렴 속도는 늦지만 개안도(eye diagram)가 닫혀있을 경우, 즉 잡음이 많은 경우에도 직접 결정 알고리듬보다 수렴의 안정성이 있다.The self-equalization method that does not require the training signal has a slower convergence rate but more stable convergence than the direct decision algorithm even when the eye diagram is closed, that is, when there is a lot of noise.
한편, 평균 자승 오차(MSE : Mean Squared Error) 평가 기준을 이용하는 등화기로는 LMS(Least Mean Square) 등화기, 결정 궤환 LMS(DF-LMS : Decision Feedback LMS) 등화기, LMS 알고리듬을 격자 필터에 적용한 GAL(Gradient Adaptive Lattice) 등화기 등이 있고, LS(Least Squares) 평가 기준을 이용하는 등화기로는 RLS(Recursive Least Squares) 등화기와 이를 격자 필터에 적용한 LSL(Least Squares Lattice) 등화기가 있다.On the other hand, as an equalizer using Mean Squared Error (MSE) evaluation criteria, a least mean square (LMS) equalizer, a decision feedback LMS (DF-LMS) equalizer, and an LMS algorithm are applied to a lattice filter. There are a GAL (Gradient Adaptive Lattice) equalizer, and the equalizer using the Least Squares (LS) evaluation criteria is a Recursive Least Squares (RLS) equalizer and a LSL (Least Squares Lattice) equalizer applied to the lattice filter.
제1도는 종래의 등화기에 대한 블록도로서, 종래의 등화기는 갱신된 탭 계수 값을 가지고 입력 신호를 필터링하여 출력하는 FFE 필터부(1)와; 갱신된 탭 계수값을 가지고 과거에 검출된 신호 심볼을 사용하여 현존하는 신호간의 간섭을 제거하는 DFE 필터부(2); 상기 FFE 필터부(1)의 출력 신호에서 상기 DFE 필터부(2)의 출력 신호를 감산하는 감산기(3); 상기 감산기(3)에서 감산된 신호와 반송파 복원 신호를 입력받아 믹서하여 기저 신호를 출려하는 제1 주파수 믹서부(4); 상기 출력된 기저 신호를 입력받아 판별 신호를 출력하는 판별 신호를 출력하는 신호 판별부(6); 상기 제1 주파수 믹서부(4)에서 출력된 기저 신호와 신호 판별부(6)에서 출력된 판별 신호를 입력받아 두 신호의 차 신호로서 판별 오차 신호를 출력하는 감산부(8); 상기 감산된 판별 오차 신호를 입력받아 반송파 신호를 출력하는 반송파 복원부(10); 상기 감산부(8)에서 출력된 판별 오차 신호와 상기 반송파 복원부(10)에서 출력된 반송파 신호를 입력받아 믹서하여 오차 신호를 출력하는 제2 주파수 믹서부(12); 상기 출력된 오차 신호를 입력받아 판정 궤환 등화 알고리듬에 의해 연산된 교정 오차 신호를 출력하는 오차 연산부(14); 및 상기 교정 오차 신호를 입력받아 적응 알고리듬에 따라 필터부(2)의 탭계수 값을 갱신한 후 그 갱신된 탭계수 신호를 상기 필부(2)에 인가하는 탭계수 갱신부(16)로 구성된다.1 is a block diagram of a conventional equalizer, which includes: an FFE filter unit 1 for filtering and outputting an input signal with an updated tap coefficient value; A DFE filter unit 2 which removes interference between existing signals by using signal symbols detected in the past with updated tap coefficient values; A subtractor (3) which subtracts the output signal of the DFE filter unit (2) from the output signal of the FFE filter unit (1); A first frequency mixer 4 for receiving a signal subtracted from the subtractor 3 and a carrier recovery signal and mixing the base signal with a mixer; A signal discriminating unit (6) which receives the output base signal and outputs a discriminating signal for outputting a discriminating signal; A subtractor (8) receiving the base signal output from the first frequency mixer (4) and the discrimination signal output from the signal discriminator (6) and outputting a discrimination error signal as a difference signal between the two signals; A carrier recovery unit 10 receiving the subtracted determination error signal and outputting a carrier signal; A second frequency mixer 12 which receives the discrimination error signal output from the subtractor 8 and the carrier signal output from the carrier recovery unit 10 and mixes the mixed signal to output an error signal; An error calculator 14 for receiving the output error signal and outputting a calibration error signal calculated by a decision feedback equalization algorithm; And a tap coefficient updating unit 16 which receives the calibration error signal and updates the tap coefficient value of the filter unit 2 according to an adaptive algorithm, and then applies the updated tap coefficient signal to the fill unit 2. .
상기와 같이 구성된 종래의 등화기는 입력 신호가 FFE 필터부(1)를 거쳐 필터링되고 과거에 검출된 신호 심볼을 사용하여 현존하는 신호간의 간섭을 DFE 필터부(2)에서 제거한 후, 감산기(3)는 상기 FFE 필터부(1)의 출력 신호에서 상기 DFE 필터부(2)의 출력 신호를 감산하고, 상기 감산된 신호와 반송파 복원 신호는 제1 주파수 믹서부(4)에 입력되어 믹서된 후 기저 신호로 출력되고, 상기 기저 신호는 신호 판별부(6)를 거쳐 출력된 판별 신호와 함께 감산부(8)에 입력되어 두 신호의 차 신호로서 판별 오차 신호가 출력되고, 상기 출력된 판별 오차 신호가 반송파 복원부(10)에 입력되어 반송파 신호가 출력되며 그 반송파 신호가 상기 제1 주파수 믹서부(4) 및 제2 주파수 믹서부(12)에 입력되어 필터 출력 신호가 기저 신호로 변환됨과 동시에 판별 오차 신호가 오차 신호로 변환되고, 상기 제2 주파수 믹서부(12)의 결과인 상기 오차 신호를 오차 연산부(14)에 입력하여 판정 궤환 등화 알고리듬에 의해 연산된 교정 오차 신호를 출력하고, 상기 교정 오차 신호를 입력받아 적응 알고리듬에 따라 탭계수 갱신부(16)에서 탭계수 값을 갱신하여 그 갱신된 탭계수 신호를 상기 필터부(2)에 인가하도록 동작된다.The conventional equalizer configured as described above, after the input signal is filtered through the FFE filter unit 1 and the interference between the existing signals is removed by the DFE filter unit 2 using signal symbols detected in the past, the subtractor 3 Subtracts the output signal of the DFE filter unit 2 from the output signal of the FFE filter unit 1, and the subtracted signal and the carrier recovery signal are input to the first frequency mixer unit 4, and then The basis signal is output to the subtraction unit 8 together with the discrimination signal output through the signal discrimination unit 6, and a discrimination error signal is output as a difference signal between the two signals. Is input to the carrier recovery unit 10 to output a carrier signal, and the carrier signal is input to the first frequency mixer 4 and the second frequency mixer 12 to convert the filter output signal into a base signal. Discriminant error signal error The error signal, which is converted into a signal and is the result of the second frequency mixer unit 12, is input to the error calculating unit 14 to output a correction error signal calculated by the decision feedback equalization algorithm, and inputs the correction error signal. In response to the adaptive algorithm, the tap coefficient updating unit 16 updates the tap coefficient value and applies the updated tap coefficient signal to the filter unit 2.
제2도는 종래의 유한 충격 응답 적응 디지털 필터의 구성도로서, 유한 충격 응답 적응 필터(Finite Impulse Response filter : FIR filter)는 입력되는 탭계수 신호 및 탭어드레스 신호에 의해 갱신된 탭계수를 가지고 입력 신호를 필터링한 신호를 출력하는 유한 충격 응답 적응 디지털 필터부(20)와; 상기 필터링된 신호와 요구 신호간의 차이인 오차 신호를 출력하는 감산기(22); 상기 오찬 신호를 입력받아 탭계수 갱신 값을 연산하는 탭계수 갱신값 연산부(24); 상기 유한 충격 응답 적응 디지털 필터부(20)의 각 탭에 해당하는 탭어드레스 신호를 생성하여 출력하는 탭어드레스 생성부(26); 및 상기 탭계수 갱신값 연산부(24)의 연산 결과인 n+1개의 탭계수 값을 저장하고 입력되는 상기 탭어드레스 신호에 해당하는 탭계수 값을 상기 유한 충격 응답 적응 디지털 필터부(20)에 인가하는 탭계수 버퍼(28)로 구성된다.2 is a block diagram of a conventional finite shock response adaptive digital filter, in which a finite impulse response filter (FIR filter) has an input tap coefficient signal and a tap coefficient updated by a tap address signal. A finite shock response adaptive digital filter unit for outputting a filtered signal; A subtractor 22 for outputting an error signal that is a difference between the filtered signal and the request signal; A tap coefficient update value calculator 24 which receives the lunch signal and calculates a tap coefficient update value; A tap address generator 26 which generates and outputs a tap address signal corresponding to each tap of the finite shock response adaptive digital filter unit 20; And n + 1 tap coefficient values, which are the calculation results of the tap coefficient update value calculating unit 24, and apply tap coefficient values corresponding to the input tap address signals to the finite shock response adaptive digital filter unit 20. It consists of a tap coefficient buffer 28.
제3도는 유한 충격 응답 적응 디지털 필터부의 세부 구성도로서, 유한 충격 응답 적응 디지털 필터부(20)는 상기 제2도의 탭어드레스 생성부(26)로부터의 탭어드레스 신호와 탭계수 버퍼부(28)로부터의 탭계수 신호를 입력받아 탭계수를 출력하는 탭계수 레지스터부(30A-1) 및 입력 신호와 탭계수 레지스터부(30A-2)에서 출력된 탭계수를 곱한 후 곱셈 결과를 출력하는 곱셈기(30A-3)로 구성되는 기본 필터링부(30A)와; 입력 신호를 받아들여 제1 래치 신호를 출력하는 제1 입력 신호 래치부(30B-1a)와 상기 제2도의 탭어드레스 생성부(26)로부터의 탭어드레스 신호와 탭계수 버퍼부(28)로부터의 탭계수 신호를 입력받아 탭계수를 출력하는 제1 탭계수 레지스터부(30B-2a) 및 상기 제1 래치 신호와 상기 제1 탭계수 레지스터부(30B-2a)에서 출력된 탭계수를 곱한 후 곱셈 결과를 출력하는 제1 곱셈기(30B-3a)를 일조로하여 다수개(n개)가 병렬로 연결된 보조 필터링부(30B); 및 각 곱셈기(30a-3, 30B-3a~30B-3n)로부터 출력된 곱셈 결과를 더하여 입력 신호를 필터링한 출력 신호를 출력하는 덧셈부(30C)로 구성된다.FIG. 3 is a detailed configuration diagram of the finite shock response adaptive digital filter unit. The finite shock response adaptive digital filter unit 20 includes a tap address signal and a tap coefficient buffer unit 28 from the tap address generator 26 of FIG. A multiplier that receives a tap coefficient signal from the tap coefficient register unit 30A-1 for outputting the tap coefficient and multiplies the input signal with the tap coefficient output from the tap coefficient register unit 30A-2, and outputs a multiplication result ( A basic filtering unit 30A composed of 30A-3); The first input signal latch unit 30B-1a, which receives an input signal and outputs a first latch signal, and the tap address signal and the tap coefficient buffer unit 28 from the tap address generation unit 26 in FIG. The first tap coefficient register unit 30B-2a for receiving the tap coefficient signal and outputting the tap coefficient is multiplied by the first latch signal and the tap coefficient output from the first tap coefficient register unit 30B-2a, and then multiplied. An auxiliary filtering unit 30B in which a plurality (n) of the first multipliers 30B-3a for outputting a result are connected in parallel; And an adder 30C that adds the multiplication result output from each multiplier 30a-3, 30B-3a to 30B-3n, and outputs an output signal filtered through the input signal.
상기와 같이 구성된 종래의 유한 충격 응답 적응 디지털 필터의 동작을 살펴보면, 입력 신호가 유한 충격 응답 적응 디지털 필터부(20) 및 탭계수 갱신값 연산부(24)로 인가된다.Referring to the operation of the conventional finite shock response adaptive digital filter configured as described above, the input signal is applied to the finite shock response adaptive digital filter 20 and the tap coefficient update value calculation unit 24.
유한 충격 응답 적응 디지털 필터부(20)에서는 입력 신호가 제1 입력 신호 래치부(30B-1a)와 곱셈기(30A-3)에 인가되면, 제1 입력 신호 래치부(30B-1a)에서는 제1 래치 신호를 출력하고, 곱셈기(30A-3)에서는 탭계수 레지스터부(30A-2)로부터 출력된 탭계수와 상기 입력 신호를 곱한 후 그 곱셈 결과를 출력하고, 제1 곱셈기(30B-3a)에서도 곱셈기(30A-3)와 동일한 방법으로 제1 래치 신호와 제1 탭계수 레지스터부(30B-2a)의 출력인 탭계수를 곱하여 덧셈부(30C)로 결과를 출력하며, 상기와 동일한 방법으로 제n번째 곱셈기(30B-3n)의 출력까지 덧셈부(30C)에서 합산하여 신호를 출력하도록 동작한다.In the finite shock response adaptive digital filter unit 20, when an input signal is applied to the first input signal latch unit 30B-1a and the multiplier 30A-3, the first input signal latch unit 30B-1a receives a first signal. The latch signal is output, and the multiplier 30A-3 multiplies the tap coefficient output from the tap coefficient register unit 30A-2 with the input signal and outputs the multiplication result. The multiplier 30A-3a also outputs the multiplication result. In the same manner as the multiplier 30A-3, the first latch signal is multiplied by the tap coefficient which is the output of the first tap coefficient register unit 30B-2a, and the result is output to the adder 30C. The adder 30C adds up to the outputs of the n-th multiplier 30B-3n and outputs a signal.
이때 유한 충격 응답 적응 디지털 필터부(20)에 인가되는 탭계수 신호는 함께 인가되는 탭어드레스 신호에 의해 선택되는 탭계수 레지스터부(30A-2, 30B-2a~30B-2n) 중의 하나에 저장된다.At this time, the tap coefficient signal applied to the finite shock response adaptive digital filter unit 20 is stored in one of the tap coefficient register units 30A-2, 30B-2a to 30B-2n selected by the tap address signal applied together. .
결국, 모든 탭계수 레지스터부(30A-2, 30B-2a~30B-2n)에 새로운 탭계수를 기록하기 위해서는 n+1회에 걸쳐 탭계수 신호와 텝어드레스 신호를 입력해야 한다.As a result, in order to record the new tap coefficient in all the tap coefficient register sections 30A-2 and 30B-2a to 30B-2n, the tap coefficient signal and the step address signal must be input over n + 1 times.
탭계수 갱신값 연산부(24)에서는 요구 신호와 덧셈부(30C)의 출력 신호간의 차이인 오차 신호를 입력받아 탭계수 갱신값 연산을 수행하고, 연산 결과인 n+1개의 탭계수 값은 일단 탭계수 버퍼부(28)에 모두 기록한다.The tap coefficient update value calculation unit 24 receives an error signal that is a difference between the request signal and the output signal of the adder 30C, and performs a tap coefficient update value operation. All are recorded in the coefficient buffer unit 28.
탭어드레스 생성부(26)에서는 유한 충격 응답 적응 디지털 필터부(20)의 각 탭에 해당하는 탭어드레스 신호를 출력하여 상기 유한 충격 응답 적응 디지털 필터부(20) 및 탭계수 버퍼부(28)에 인가한다.The tap address generator 26 outputs a tap address signal corresponding to each tap of the finite shock response adaptive digital filter unit 20 to the finite shock response adaptive digital filter unit 20 and the tap coefficient buffer unit 28. Is authorized.
탭계수 버퍼부(28)에서는 입력되는 탭어드레스 신호에 해당하는 탭계수 값을 탭계수 신호로써 상기 유한 충격 응답 적응 디지털 필터부(20)에 인가하고 상기 유한 충격 응답 적응 디지털 필터부(20)의 탭계수가 모두 갱신되고 난 후에야 비로소 입력 신호에 대한 필터링이 이루어지고 그 필터링된 신호가 출력된다.The tap coefficient buffer unit 28 applies a tap coefficient value corresponding to the input tap address signal to the finite shock response adaptive digital filter unit 20 as a tap coefficient signal, and applies the finite shock response adaptive digital filter unit 20. Only after the tap coefficients are updated, the input signal is filtered and the filtered signal is output.
한편, 채널 등화기는 아날로그 방식인 NTSC 신호를 등화하는 것과 디지털 방식인 VSB 신호(Vestigial SideBand : 잔류 측 대역, 이하 VSB라 한다.)와 QAM 신호(Quadrature Amplitude Modulation : 직각 진폭 변조, 이하 QAM이라 한다.)를 등화하는 것이 각각 존재하는데, 각 방식의 등화기는 기본적으로 등화 원리는 유사하나 등화기의 구조상에 약간의 차이가 있다.On the other hand, the channel equalizer is called equalizing the analog NTSC signal, the digital VSB signal (Vestigial SideBand: VSB) and the QAM signal (Quadrature Amplitude Modulation: orthogonal amplitude modulation, QAM). Equalization) is basically the same, but there are some differences in the structure of the equalizer.
제4도는 각각의 신호에 대한 등화기의 블록도로서, (a)는 NTSC 등화기, (b)는 VSB 등화기, (c)는 QAM 등화기에 대한 구성을 나타낸 것이다.4 is a block diagram of an equalizer for each signal, (a) shows an NTSC equalizer, (b) a VSB equalizer, and (c) shows a configuration for a QAM equalizer.
(a)는 NTSC 등화기는 입력 신호를 필터링하는 피드포워드 필터부(40)와; 판별 신호를 필터링하는 피드백 필터부(42); 상기 피드포워드 필터부(40)로부터의 신호와 상기 피드백 필터부(42)로부터의 신호를 감산한 후 감산된 신호를 출력하는 감산기(44); 상기 감산된 신호를 입력받아 판별 신호를 출력하는 신호 판별부(46); 및 상기 감산된 신호와 상기 판별 신호를 가지고 탭계수를 갱신하는 탭계수 갱신부(48)로 구성된다.(a) an NTSC equalizer includes a feedforward filter unit 40 for filtering an input signal; A feedback filter unit 42 for filtering the discrimination signal; A subtractor 44 for subtracting the signal from the feed forward filter unit 40 and the signal from the feedback filter unit 42 and then outputting the subtracted signal; A signal discriminating unit 46 which receives the subtracted signal and outputs a discriminating signal; And a tap coefficient updating unit 48 for updating the tap coefficient with the subtracted signal and the discrimination signal.
(b)는 VSB 등화기는 I(in phase) 채널 입력 신호의 직류(DC) 오프셋을 제거하는 직류 오프셋 제거부(50)와; 상기 직류(DC) 오프셋이 제거된 입력신호를 필터링하는 피드포워드 필터부(52); 판별 신호와 훈련 신호중에서 선택된 신호를 필터링하는 피드백 필터부(54); 상기 피드포워드 필터부(52)로부터의 필터링된 신호와 상기 피드백 필터부(54)로부터의 필터링 신호를 감산하여 감산 신호를 출력하는 감산기(56); 상기 감산 신호를 입력받아 판별 신호를 출력하는 신호 판별부(58); 훈련 신호를 발생하는 훈련 신호 발생부(60); 상기 판별 신호와 상기 훈련 신호중에서 한 신호를 선택하여 상기 피드백 필터부(54)로 선택 신호를 가지고 판별 신호를 출력하는 스위칭부(62); 및 탭계수를 연산하여 상기 피드포워드 필터부(52)와 상기 피드백 필터부(54)로 연산 결과를 출력하는 탭계수 연산부(64)로 구성된다.(b) the VSB equalizer includes a direct current offset remover (50) for removing a direct current (DC) offset of an in phase channel input signal; A feedforward filter unit 52 for filtering the input signal from which the DC offset is removed; A feedback filter unit 54 for filtering a signal selected from the discrimination signal and the training signal; A subtractor 56 for subtracting the filtered signal from the feed forward filter unit 52 and the filtered signal from the feedback filter unit 54 to output a subtracted signal; A signal discrimination unit 58 for receiving the subtraction signal and outputting a determination signal; A training signal generator 60 generating a training signal; A switching unit (62) for selecting one of the determination signal and the training signal and outputting the determination signal with the selection signal to the feedback filter unit (54); And a tap coefficient calculating unit 64 for calculating the tap coefficient and outputting the calculation result to the feedforward filter unit 52 and the feedback filter unit 54.
(c)는 QAM 등화기는 입력된 동위상(I : In-phase) 채널과 직각 위상(Q : Quadrature) 채널의 신호에 대한 직류(DC) 오프셋을 제거하는 직류 오프셋 제거부(70)와; 상기 직류 오프셋이 제거된 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(72); 판별 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드백 필터부(74); 상기 피드포워드 필터부(72)로부터의 필터링된 신호와 상기 피드백 필터부(74)로부터의 필터링 신호를 감산하여 차신호를 출력하는 감산부(76); 상기 차신호와 자동 이득 제어 신호를 곱셈하는 곱셈부(78); 상기 곱셈 신호에 정현파 및 여현파를 곱하여 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부(80); 상기 복소수 곱셈부(80)로부터의 출력 신호를 가지고 판별신호를 출력하는 신호 판별부(82); 상기 복소수 곱셈부(80)의 출력 신호와 상기 신호 판별부(82)의 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부(72)와 상기 피드백 필터부(74)로 출력하는 탭계수 연산부(84); 및 상기 복소수 곱셈부(80)의 출력 신호를 입력받아 위상 오차를 제거하기 위해 정현파와 여현파를 출력하고 이득을 조절하기 위해 제어 신호를 출력하는 디지털 위상 동기 루프(86)로 구성된다.(c) the QAM equalizer includes: a DC offset remover 70 for removing a DC offset from a signal of an input in-phase channel and a quadrature channel; A feedforward filter unit 72 which receives the input signal from which the DC offset is removed and the coefficient updated signal and outputs a filtered signal; A feedback filter unit 74 which receives the discrimination signal and the coefficient updated signal and outputs the filtered signal; A subtraction unit 76 for subtracting the filtered signal from the feed forward filter unit 72 and the filtering signal from the feedback filter unit 74 to output a difference signal; A multiplication unit (78) for multiplying the difference signal and the automatic gain control signal; A complex multiplier (80) for multiplying the multiplication signal by a sinusoidal wave and a cosine wave to correct a frequency and a phase error of a carrier wave; A signal discriminating unit (82) for outputting a discriminating signal with an output signal from the complex multiplication unit (80); After receiving the output signal of the complex multiplier 80 and the discrimination signal of the signal discriminator 82, the tap coefficient is calculated, and the calculated tap coefficient is converted into the feedforward filter unit 72 and the feedback filter unit ( A tap coefficient calculating unit 84 outputted to 74; And a digital phase locked loop 86 that receives the output signal of the complex multiplier 80, outputs a sine wave and a cosine wave to remove a phase error, and outputs a control signal to adjust a gain.
상기에서는 NTSC, VSB 및 QAM 신호 각각에 대한 별개의 등화기를 살펴 보았는 데, 앞으로는 하나의 텔레비젼 수상기에서 각각의 신호 모두를 수신할 필요성이 제기된다.In the above we have looked at separate equalizers for each of the NTSC, VSB and QAM signals, in the future, the need arises for receiving all of each signal in one television receiver.
다시 말해서, 현재의 아날로그 텔레비젼 방식이 갖고 있는 열악한 화질 및 음질을 획기적으로 개선한 디지털 텔레비젼 방송이 앞으로 시험 방송될 예정이기는 하나, 디지털 텔레비젼 수상기의 보급율을 고려하면 현재의 아날로그 텔레비젼 방식은 한동안 지속될 것이다. 즉, 아날로그 방식과 디지털 방식이 공존하게 될 것이다.In other words, digital television broadcasting, which has drastically improved the poor image quality and sound quality of the current analog television system, will be trialed in the future, but considering the penetration rate of the digital television receiver, the current analog television system will continue for a while. In other words, analog and digital methods will coexist.
한편, 미국은 지상 방송 및 유선 방송(CATV : Cable TeleVision)의 전송 방송으로서 VSB 변조를 표준으로 정하였으나, 유선 방송의 경우에는 VSB 뿐만 아니라 QAM도 그 전송방식으로 사용될 것으로 보인다.On the other hand, the United States has set VSB modulation as a standard for terrestrial broadcasting and cable broadcasting (CATV: Cable TeleVision) transmission, but in the case of cable broadcasting, QAM as well as VSB will be used as the transmission method.
따라서, 텔레비젼 수상기는 기존의 NTSC 신호 뿐만 아니라 NTSC, VSB 및 QAM 신호도 모두 수신할 수 있도록 해야한다.Thus, a television receiver must be able to receive both NTSC, VSB and QAM signals as well as conventional NTSC signals.
제5도는 별개의 NTSC, VSB 및 QAM 등화기가 조합된 등화기의 구성도로서, NTSC, VSB 및 QAM 신호 모두를 등화할 수 있는 등화기는 디멀티플렉서(90)와; NTSC 등화기(92); VSB 등화기(94); QAM 등화기(96); 및 멀티플렉서(98)로 구성된다.5 is a block diagram of an equalizer in which separate NTSC, VSB, and QAM equalizers are combined. An equalizer capable of equalizing all NTSC, VSB, and QAM signals includes a demultiplexer 90; NTSC equalizer 92; VSB equalizer 94; QAM equalizer 96; And a multiplexer 98.
상기와 같이 구성된 등화기에 등화하고자 하는 입력 신호가 디멀티플렉서(90)에 입력되면, 입력 신호가 NTSC, VSB 및 QAM 신호중 어느 신호인가에 따라 결정되는 선택 신호에 의해 NTSC 등화기(92), VSB 등화기(94) 또는 QAM 등화기(96) 중에서 하나의 등화기가 선택되어 등화가 이루어지고 등화된 신호는 선택 신호에 의해 멀티플렉서(98)로부터 출력된다.When the input signal to be equalized to the equalizer configured as described above is input to the demultiplexer 90, the NTSC equalizer 92 and the VSB equalizer are selected by a selection signal determined according to which of the NTSC, VSB, and QAM signals. One of the equalizers 94 or QAM equalizer 96 is selected to equalize, and the equalized signal is output from the multiplexer 98 by the selection signal.
그러나, 상기와 같이 구성된 등화기는 서로 공통된 블록을 많이 갖고 있는 별 개의 NTSC, VSB 및 QAM 등화기를 디멀티플렉서와 멀티플렉서에 의해 단지 조합한 것에 불과하므로 하드웨어가 복잡해질 뿐만 아니라 비용이 많이 증가한다는 문제점이 있다.However, the equalizer configured as described above has only a combination of separate NTSC, VSB, and QAM equalizers having many blocks in common with each other by a demultiplexer and a multiplexer, thereby increasing the cost and complexity of the hardware.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, NTSC 등화기, VSB 등화기와 QAM 등화기의 공통점과 차이점을 이용하여 하나의 등화기로 구현함으로써 NTSC, VSB 및 QAM 신호 모두를 등화하도록 된 NTSC, VSB 및 QAM 신호 등화기를 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the conventional problems as described above, and to equalize all of the NTSC, VSB and QAM signals by implementing with one equalizer using the commonalities and differences of NTSC equalizer, VSB equalizer and QAM equalizer. Its purpose is to provide NTSC, VSB and QAM signal equalizers.
상기와 같은 목적을 달성하기 위한 본 발명의 NTSC, VSB 및 QAM 신호 등화기는, 입력되는 동위상 채널과 직각 위상 채널의 신호에 대한 직류 오프셋을 제거하는 직류 오프셋 제거부와; 상기 직류 오프셋이 제거된 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부; 판별 신호와 훈련 신호중에서 선택된 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드백 필터부; 상기 피드포워드 필터부로부터의 필터링 신호와 상기 피드백 필터부로부터의 필터링된 신호를 감산하여 차신호를 출력하는 감산부; 상기 차신호와 자동 이득 제어 신호를 곱셈하는 곱셈부; 상기 곱셈된 동위상 신호를 지연하기 위한 지연부; 상기 곱셈된 동위상 신호와 상기 지연 신호 중에서 한 신호를 선택하는 제1 멀티플렉서; 상기 곱셈된 동위상 신호를 직각 위상 신호로 변환하는 디지털 필터; 상기 디지털 필터의 계수를 저장하는 계수 저장부; 상기 디지털 필터로부터 출력된 직각 위상 신호와 상기 곱셈부의 곱셈된 직각 위상 신호 중에서 한 신호를 선택하는 제2 멀티플렉서; 상기 제1 멀티프렉서에서 선택된 신호와 상기 제2 멀티플렉서에서 선택된 신호를 입력받아 정현파 및 여현파를 곱하여 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부; 상기 복소수 곱셈부로부터의 동위상 신호와 상기 감산부로부터의 차신호 중에서 한 신호를 선택하는 제3 멀티플렉서; 상기 제3 멀티플렉서에서 선택된 동위상 채널에 대한 신호와 상기 복소수 곱셈부로부터 출력된 직각 위상 채널에 대한 신호를 입력받아 판별 신호를 출력하는 신호 판별부; 훈련 신호를 발생시키는 훈련 신호 발생부; 상기 판별 신호와 상기 훈련 신호 중에서 한 신호를 선택하여 상기 피드백 필터부로 선택 신호를 출력하는 제4 멀티플렉서; 상기 복소수 곱셈부의 출력 신호와 상기 훈련 신호, 상기 제4 멀티플렉서에서 선택된 신호 및 상기 신호 판별부의 직각 위상 신호에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부와 상기 피드백 필터부로 출력하는 탭계수 연산부; 및 상기 복소수 곱셈부의 출력 신호를 입력받아 위상 오차를 제거하기 위해 정현파와 여현파를 출력하고 이득을 조절하기 위해 제어 신호를 출력하는 디지털 위상 동기 루프로 구성되어 있는 것을 특징으로 한다.NTSC, VSB and QAM signal equalizer of the present invention for achieving the above object, the DC offset removing unit for removing the DC offset for the signal of the in-phase channel and the quadrature phase channel input; A feedforward filter unit configured to receive an input signal from which the DC offset is removed and a coefficient updated signal and output a filtered signal; A feedback filter unit configured to receive a signal selected from the discrimination signal and the training signal and a signal updated by coefficient and output a filtered signal; A subtractor configured to subtract the filtering signal from the feedforward filter unit and the filtered signal from the feedback filter unit to output a difference signal; A multiplier for multiplying the difference signal and an automatic gain control signal; A delay unit for delaying the multiplied in-phase signal; A first multiplexer for selecting one of the multiplied in-phase signal and the delay signal; A digital filter converting the multiplied in-phase signal into a quadrature phase signal; A coefficient storage unit for storing coefficients of the digital filter; A second multiplexer for selecting one of a quadrature phase signal output from the digital filter and a multiplied quadrature phase signal of the multiplier; A complex multiplier configured to receive a signal selected by the first multiplexer and a signal selected by the second multiplexer, and correct a frequency and phase error of a carrier by multiplying a sine wave and a cosine wave; A third multiplexer for selecting one of an in-phase signal from the complex multiplier and a difference signal from the subtractor; A signal discrimination unit receiving a signal for an in-phase channel selected by the third multiplexer and a signal for a quadrature phase channel output from the complex multiplier and outputting a discrimination signal; A training signal generator for generating a training signal; A fourth multiplexer for selecting one signal from the determination signal and the training signal and outputting a selection signal to the feedback filter unit; The feed forward filter unit calculates a tap coefficient after receiving an output signal of the complex multiplier, the training signal, a signal selected by the fourth multiplexer, and a discrimination signal for a quadrature phase signal of the signal discriminator, and calculating the tap coefficient. And a tap coefficient calculating unit outputting the feedback filter unit. And a digital phase-locked loop that receives the output signal of the complex multiplier and outputs a sine wave and a cosine wave to remove a phase error and outputs a control signal to adjust a gain.
상기와 같은 복적을 달성하기 위한 본 발명의 다른 실시예에 대한 NTSC, VSB 및 QAM 신호 등화기는, 입력되는 동위상 채널과 직각 위상 채널의 신호에 대한 직류 오프셋을 제거하는 직유 오프셋 제거부와; 상기 직류 오프셋이 제거된 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부; 상기 피드포워드 필터부로부터의 필터링 신호에서 판별 신호와 훈련 신호중에서 선택된 신호를 감산하여 차신호를 출력하는 감산부; 상기 차신호와 자동 이득 제어 신호를 곱셈하는 곱셈부; 상기 곱셈된 동위상 신호를 지연하기 위한 지연부; 상기 곱셈된 동위상 신호와 상기 지연 신호 중에서 한 신호를 선택하는 제1 멀티플렉서; 상기 곱셈된 동위상 신호를 직각 위상 신호로 변환하는 디지털 필터; 상기 디지털 필터의 계수를 저장하는 계수 저장부; 상기 디지털 필터로부터 출력된 직각 위상 신호와 상기 곱셈부의 곱셈된 직각 위상 신호 중에서 한 신호를 선택하는 제2 멀티플렉서; 상기 제1 멀티프렉서에서 선택된 신호와 상기 제2 멀티플렉서에서 선택된 신호를 입력받아 정현파 및 여현파를 곱하여 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부; 상기 복소수 곱셈부로부터의 동위상 신호와 상기 감산부로부터의 차신호 중에서 한 신호를 선택하는 제3 멀티플렉서; 상기 제3 멀티플렉서에서 선택된 동위상 채널에 대한 신호와 상기 복소수 곱셈부로부터 출력된 직각 위상 채널에 대한 신호를 입력받아 판별 신호를 출력하는 신호 판별부; 훈련 신호를 발생시키는 훈련 신호 발생부; 상기 판별 신호와 상기 훈련 신호 중에서 한 신호를 선택하여 상기 감산부로 선택 신호를 출력하는 제4 멀티플렉서; 상기 복소수 곱셈부의 출력 신호와 상기 훈련 신호, 상기 제4 멀티플렉서에서 선택된 신호 및 상기 신호 판별부의 직각 위상 신호에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부로 출력하는 탭게수 연산부; 및 상기 복소수 곱셈부의 출력 신호을 입력받아 위상 오차를 제거하기 위해 정현파와 여현파를 출력하고 이득을 조절하기 위해 제어 신호를 출력하는 디지털 위상 동기 루프로 구성되어 있는 것을 특징으로 한다.NTSC, VSB, and QAM signal equalizers according to another embodiment of the present invention for achieving the above-mentioned duplicates, and a straight offset remover for removing the DC offset for the input signal of the in-phase channel and the quadrature phase channel; A feedforward filter unit configured to receive an input signal from which the DC offset is removed and a coefficient updated signal and output a filtered signal; A subtraction unit for subtracting a signal selected from a discrimination signal and a training signal from the filtering signal from the feedforward filter unit to output a difference signal; A multiplier for multiplying the difference signal and an automatic gain control signal; A delay unit for delaying the multiplied in-phase signal; A first multiplexer for selecting one of the multiplied in-phase signal and the delay signal; A digital filter converting the multiplied in-phase signal into a quadrature phase signal; A coefficient storage unit for storing coefficients of the digital filter; A second multiplexer for selecting one of a quadrature phase signal output from the digital filter and a multiplied quadrature phase signal of the multiplier; A complex multiplier configured to receive a signal selected by the first multiplexer and a signal selected by the second multiplexer, and correct a frequency and phase error of a carrier by multiplying a sine wave and a cosine wave; A third multiplexer for selecting one of an in-phase signal from the complex multiplier and a difference signal from the subtractor; A signal discrimination unit receiving a signal for an in-phase channel selected by the third multiplexer and a signal for a quadrature phase channel output from the complex multiplier and outputting a discrimination signal; A training signal generator for generating a training signal; A fourth multiplexer for selecting one signal from the discrimination signal and the training signal and outputting a selection signal to the subtractor; A tap coefficient is calculated by receiving the output signal of the complex multiplier, the training signal, a signal selected by the fourth multiplexer, and a quadrature phase signal of the signal discriminator, and then calculating the tap coefficient, and converting the calculated tap coefficient to the feedforward filter unit. A tab count calculation unit for outputting; And a digital phase-locked loop that receives the output signal of the complex multiplier and outputs a sine wave and a cosine wave to remove a phase error and outputs a control signal to adjust a gain.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제6도는 본 발명에 따른 NTSC, VSB 및 QAM 신호 결정 궤환 등화기 의 블록도로서, 본 발명의 등화기는 입력되는 동위상 채널과 직각 위상 채널의 신호에 대한 직류 오프셋을 제거하는 직류 오프셋 제거부(100)와; 상기 직류 오프셋이 제거된 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(102); 판별 신호와 훈련 신호중에서 선택된 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드백 필터부(104); 상기 피드포워드 필터부(102)로부터의 필터링된 신호와 상기 피드백 필터부(104)로부터의 필터링 신호를 감산하여 차신호를 출력하는 감산부(106); 상기 차신호와 자동 이득 제어 신호를 곱셈하는 곱셈부(108); 상기 곱셈된 동위상(In-phase : I) 신호를 지연하기 위한 지연부(110); 상기 곱셈된 동위상 신호와 상기 지연 신호 중에서 한 신호를 선택하는 제1 멀티플렉서(112); 상기 곱셈된 동위상 신호를 직각 위상 신호로 변환하는 디지털 필터(114); 상기 디지털 필터(114)의 계수를 저장하는 계수 저장부(116); 상기 디지털 필터(114)로부터 출력된 직각 위상 신호와 상기 곱셈부(108)의 곱셈된 직각 위상 신호 중에서 한 신호를 선택하는 제2 멀티플렉서(118); 상기 제1 멀티플렉서(112)에서 선택된 신호와 상기 제2 멀티플렉서(118)에서 선택된 신호를 입력받아 정현파 및 여현파를 곱하여 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부(120); 상기 복소수 곱셈부(120)로부터의 동위상 신호와 상기 감산부로부터의 차신호 중에서 한 신호를 선택하는 제3 멀티플렉서(122); 상기 제3 멀티플렉서(122)에서 선택된 동위상 채널에 대한 신호와 상기 복소수 곱셈부(120)로부터 출력된 직각 위상 채널에 대한 신호를 입력받아 판별 신호를 출력하는 신호 판별부(124); 훈련 신호를 발생시키는 훈련 신호 발생부(268); 상기 판별 신호와 상기 훈련 신호 중에서 한 신호를 선택하여 상기 피드백 필터부(104)로 선택 신호를 출력하는 제4 멀티플렉서(128); 상기 복소수 곱셈부(120)의 출력 신호와 상기 훈련 신호, 상기 제4 멀티플렉서(128)에서 선택된 신호 및 상기 신호 판별부(124)의 직각 위상 신호(Quadrature : Q)에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부(102)와 상기 피드백 필터부(104)로 출력하는 탭계수 연산부(130); 및 상기 복소수 곱셈부(120)의 출력 신호를 입력받아 위상 오차를 제거하기 위해 정현파와 여현파를 출력하고 이득을 조절하기 위해 제어 신호를 출력하는 디지털 위상 동기 루프(132)로 구성된다.6 is a block diagram of NTSC, VSB, and QAM signal decision feedback equalizers according to the present invention. The equalizer of the present invention includes a DC offset remover for removing a DC offset for an input signal of an in-phase channel and a quadrature phase channel. 100); A feedforward filter unit 102 for receiving the input signal from which the DC offset is removed and the coefficient updated signal and outputting the filtered signal; A feedback filter 104 which receives a signal selected from the discrimination signal and the training signal and a signal updated with coefficients and outputs a filtered signal; A subtraction unit 106 for subtracting the filtered signal from the feed forward filter unit 102 and the filtering signal from the feedback filter unit 104 to output a difference signal; A multiplier 108 for multiplying the difference signal and the automatic gain control signal; A delay unit (110) for delaying the multiplied in-phase (I) signal; A first multiplexer (112) for selecting one of the multiplied in-phase signal and the delay signal; A digital filter (114) for converting the multiplied in-phase signal into a quadrature phase signal; A coefficient storage unit 116 for storing coefficients of the digital filter 114; A second multiplexer 118 for selecting one signal from the quadrature phase signal output from the digital filter 114 and the multiplied quadrature phase signal of the multiplier 108; A complex multiplier (120) for receiving a signal selected by the first multiplexer (112) and a signal selected by the second multiplexer (118) and multiplying a sine wave and a cosine wave to correct a frequency and a phase error of a carrier; A third multiplexer (122) which selects one signal from an in-phase signal from the complex multiplier (120) and a difference signal from the subtractor; A signal discriminating unit (124) for receiving a signal for an in-phase channel selected by the third multiplexer (122) and a signal for a quadrature phase channel output from the complex multiplier (120) and outputting a discrimination signal; A training signal generator 268 for generating a training signal; A fourth multiplexer (128) which selects one of the determination signal and the training signal and outputs a selection signal to the feedback filter (104); The output signal of the complex multiplier 120, the training signal, the signal selected by the fourth multiplexer 128, and a discrimination signal for a quadrature signal Q of the signal discriminator 124 are received. A tap coefficient calculator 130 for calculating a coefficient and outputting the calculated tap coefficient to the feedforward filter unit 102 and the feedback filter unit 104; And a digital phase locked loop 132 that receives the output signal of the complex multiplier 120, outputs a sine wave and a cosine wave to remove a phase error, and outputs a control signal to adjust a gain.
상기 직류 오프셋 제거부(100)는 동위상 채널의 신호(I)에 대한 직류 오프셋을 제거하는 제1 직류 오프셋 제거기(100-1); 및 직각 위상 채널의 신호(Q)에 대한 직률 오프셋을 제거하는 제2 직류 오프셋 제거기(100-2)로 구성된다.The DC offset remover 100 includes: a first DC offset remover 100-1 which removes a DC offset with respect to a signal I of an in-phase channel; And a second direct current offset remover 100-2 that removes the directivity offset with respect to the signal Q of the quadrature phase channel.
상기 피드포워드 필터부(102)는 상기 직류 오프셋이 제거된 동위상에 해당하는 입력 신호와 계수 개인된 신호를 입력받아 필터링된 신호를 출력하는 제1 유한 충격 응답 필터(102-1 : C1), 제2 유한 충격 응답 필터(102-2; C1); 및 상기 직류 오프셋이 제거된 직각 위상에 해당하는 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제3 유한 충격 응답 필터(102-3; CQ), 제4 유한 충격 응답 필터(102-4; CQ); 상기 제2 유한 충격 응답 필터(102-1)의 추력 신호에서 상기 제3 유한 충격 응답 필터(102-3)의 출력 신호를 감산하는 감산기(102-5); 및 상기 제2 유한 충격 응답 필터(102-2)의 출력 신호와 상기 제4 유한 충격 응답 필터(102-4)의 출력 신호를 가산하는 가산기(102-6)로 구성된다.The feedforward filter 102 receives a first finite shock response filter 102-1 (C 1 ) that receives an input signal corresponding to an in-phase from which the DC offset is removed and a signal whose coefficient is individual, and outputs a filtered signal. a second finite impulse response filter (102-2; C 1); And a third finite shock response filter 102-3 (C Q ) that receives an input signal corresponding to a quadrature phase from which the DC offset is removed and a coefficient updated signal, and outputs a filtered signal. 102-4; C Q ); A subtractor (102-5) which subtracts the output signal of the third finite impact response filter (102-3) from the thrust signal of the second finite impact response filter (102-1); And an adder 102-6 that adds an output signal of the second finite impact response filter 102-2 and an output signal of the fourth finite impact response filter 102-4.
상기 피드백 필터부(104)에서는 동위상(I)채널에 대한 판별 신호 및 훈련 신호중에서 선택된 신호와 계수 갱신된 신호를 입력받아 필터링 된 신호를 출력하는 제1 유한 충격 응답 필터(104-1 : D1), 제2 유한 충격 응답 필터(104-2; D1); 및 직각 위상(Q)채널에 대한 판별 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 제3 유한 충격 응답 필터(104-3; DQ), 제4 유한 충격 응답 필터(104-4; DQ); 상기 제1 유한 충격 응답 필터(104-1)의 출력 신호에서 상기 제3 유한 충격 응답 필터(104-3)의 출력 신호를 감산하는 감산기(102-5); 및 상기 제2 유한 충격 응답 필터(104-4)의 출력 신호와 상기 제4 유한 충격 응답 필터(104-4)의 출력 신호를 가산하는 가산기(104-6)로 구성된다.The feedback filter unit 104 receives a signal selected from a discrimination signal and a training signal for an in-phase (I) channel and a signal updated with coefficients, and outputs a filtered signal. 1), a second finite impulse response filter (104-2; D 1); And a third finite shock response filter 104-3 (D Q ) and a fourth finite shock response filter 104-4 that receive the discrimination signal and the coefficient updated signal for the quadrature phase (Q) channel and output the filtered signal. D Q ); A subtractor (102-5) which subtracts the output signal of the third finite impact response filter (104-3) from the output signal of the first finite impact response filter (104-1); And an adder 104-6 that adds an output signal of the second finite impact response filter 104-4 and an output signal of the fourth finite impact response filter 104-4.
상기 감산부(106)는 상기 피드포워드 필터부(102)로부터의 동위상 채널에 대한 필터링 신호와 상기 피드백 필터부(104)로부터의 동위상 채널에 대한 필터링 신호를 감산하여 차신호를 출려하는 제1 감산기(106-1); 및 상기 피드포워드 필터부(102)로부터의 직각 위상 채널에 대한 필터링 신호와 상기 피드백 필터부(104)로부터의 직각 위상 채널에 대한 필터링 신호를 감산하여 차신호를 출력하는 제2 감산기(106-2)로 구성되어 있다.The subtractor 106 subtracts the filtering signal for the in-phase channel from the feedforward filter unit 102 and the filtering signal for the in-phase channel from the feedback filter unit 104 to output a difference signal. 1 subtractor 106-1; And a second subtractor 106-2 which subtracts the filtering signal for the quadrature phase channel from the feedforward filter unit 102 and the filtering signal for the quadrature phase channel from the feedback filter unit 104 to output a difference signal. It consists of).
상기 곱셈부(108)는 동위상 채널에 대한 차신호와 자동 이득 제어 신호를 곱셈하는 제1 곱셈기(108-1); 및 직각 위상 채널에 대한 차신호와 자동 이득 제어 신호를 곱셈하는 제2 곱셈기(108-2)로 구성되어 있다.The multiplier 108 includes: a first multiplier 108-1 multiplying a difference signal for an in-phase channel and an automatic gain control signal; And a second multiplier 108-2 which multiplies the difference signal for the quadrature phase channel and the automatic gain control signal.
상기 복소수 곱셈부(120)는 제1 멀티플렉서(112)에서 선택된 동위상 채널에 대한 신호와 상기 디지털 위상 동기 루프(132)로부터의 여현 신호를 곱셈하는 제1곱셈기(120-1)와; 상기 제2멀티플렉서(118)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(132)로부터의 정현 신호를 곱셈하는 제2곱셈기(120-2); 제1멀티플렉서(112)에서 선택된 동위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(132)로부터의 정현 신호를 곱셈하는 제3곱셈기(120-3); 상기 제2멀티플렉서(118)에서 선택된 직각 위상 채널에 대한 신호와 상기 디지탈 위상 동기 루프(132)로부터의 여현 신호를 곱셈하는 제4 곱셈기(120-4); 상기 제1 곱셈기(120-1)의 출력 신호와 상기 제2 곱셈기(120-2)의 출력 신호를 합산하는 제1 가산기(120-5); 및 상기 제3 곱셈기(120-3)의 출력 신호와 상기 제4 곱셈기(120-4)의 출력 신호를 합산하는 제2 가산기(120-6)로 구성되어 있다.The complex multiplier (120) comprises: a first multiplier (120-1) for multiplying the signal for the in-phase channel selected by the first multiplexer (112) with the cosine signal from the digital phase locked loop (132); A second multiplier (120-2) for multiplying the signal for the quadrature phase channel selected by the second multiplexer (118) and the sinusoidal signal from the digital phase locked loop (132); A third multiplier (120-3) for multiplying the signal for the in-phase channel selected by the first multiplexer (112) with the sinusoidal signal from the digital phase locked loop (132); A fourth multiplier (120-4) for multiplying the signal for the quadrature phase channel selected by the second multiplexer (118) with the cosine signal from the digital phase locked loop (132); A first adder (120-5) for summing the output signal of the first multiplier (120-1) and the output signal of the second multiplier (120-2); And a second adder 120-6 summing the output signal of the third multiplier 120-3 and the output signal of the fourth multiplier 120-4.
상기 신호 판별부(124)는 제3 멀티플렉서(122)에서 선택된 동위상 채널에 대한 신호를 입력받아 판별 신호를 출력하는 제1 신호 파별기(124-1); 및 상기 복소수 곱셈부(120)로부터 출력된 직각 위상 채널에 대한 신호를 입력받아 판별 신호를 입력받아 판별 신호를 출력하는 제2 신호 판별기(124-2)로 구성되어 있다.The signal discriminator 124 includes: a first signal discriminator 124-1 for receiving a signal for an in-phase channel selected by the third multiplexer 122 and outputting a discrimination signal; And a second signal discriminator 124-2 that receives a signal for a quadrature phase channel output from the complex multiplier 120, receives a discrimination signal, and outputs a discrimination signal.
상기 디지털 위상 동기 루프(132)는 상기 복소수 곱셈부(120)로부터의 동위상 채널에 대한 출력 신호와 직각 위상 채널에 대한 출력 신호를 입력받아 위상차를 검출해내는 오차 검출부(132-1)와; 상기 검출된 위상 오차의 이득을 조절하고 누적하는 누적부(132-2); 상기 누적부(132-2)의 출력 신호를 입력받아 정현 신호와 여현 신호를 출력하는 정현 및 여현 신호 발생부(132-3); 및 상기 발생된 여현 신호를 입력받아 이득 제어 신호를 출력하는 누적 제한부(132-4)로 구성되어 있다.The digital phase locked loop 132 includes an error detector 132-1 which receives an output signal for an in-phase channel and an output signal for a quadrature phase channel from the complex multiplier 120 and detects a phase difference; An accumulator 132-2 for adjusting and accumulating the gain of the detected phase error; A sine and cosine signal generator 132-3 which receives the output signal of the accumulator 132-2 and outputs a sine signal and a cosine signal; And a cumulative limiter 132-4 that receives the generated cosine signal and outputs a gain control signal.
제7도는 본 발명에 다른 실시예인 NTSC, VSB 및 QAM 신호 피드포워드 등화기의 블록도로서, NTSC, VSB 및 QAM 신호 피드포워드 등화기는 입력되는 동위상 채널과 직각 위상 채널의 신호에 대한 직류 오프셋을 제거하는 직류 오프셋 제거부(140)와; 상기 직류 오프셋이 제거된 입력 신호와 계수 갱신된 신호를 입력받아 필터링된 신호를 출력하는 피드포워드 필터부(142); 상기 피드포워드 필터부(142)로부터의 필터링된 신호에서 판별 신호와 훈련 신호중에서 선택된 신호를 감산하여 차신호를 출력하는 감산부(144); 상기 차신호와 자동 이득 제어 신호를 곱셈하는 곱셈부(146); 상기 곱셈된 동위상 신호를 지연하기 위한 지연부(148); 상기 곱셈된 동위상 신호와 상기 지연 신호 중에서 한 신호를 선택하는 제1 멀티플렉서(150); 상기 곱셈된 동위상 신호를 직각 위상 신호로 변환하는 디지털 필터(152); 상기 디지털 필터(152)의 계수를 저장하는 계수 저장부(154); 상기 디지털 필터(152)로부터 출력된 직각 위상 신호와 상기 곱셈부(146)의 곱셈된 직각 위상 신호 중에서 한 신호를 선택하는 제2 멀티플렉서(156); 상기 제1 멀티플렉서(150)에서 선택된 신호와 상기 제2 멀티플렉서(156)에서 선택된 신호를 입력받아 정현파 및 여현파를 곱하여 반송파의 주파수와 위상 오차를 보정해주는 복소수 곱셈부(158); 상기 복소수 곱셈부(158)로부터의 동위상 신호와 상기 감산부(144)로부터의 차신호 중에서 한 신호를 선택하는 제3 멀티플렉서(160); 상기 제3 멀티플렉서(160)에서 선택된 동위상 채널에 대한 신호와 상기 복소수 곱셈부(158)로부터 출력된 직각 위상 채널에 대한 신호를 입력받아 판별 신호를 출력하는 신호 판별부(162); 훈련 신호를 발생시키는 훈련 신호 발생부(162); 상기 판별 신호와 상기 훈련 신호 중에서 한 신호를 선택하여 상기 감산부(144)로 선택 신호를 출력하는 제4 멀티플렉서(166); 상기 복소수 곱셈부(158)의 출력 신호와 상기 훈련 신호, 상기 제4 멀티플렉서(166)에서 선택된 신호 및 상기 신호 판별부(162)의 직각 위상 신호에 대한 판별 신호를 입력받아 탭계수를 계산한 후 그 계산된 탭계수를 상기 피드포워드 필터부(142)로 출력하는 탭계수 연산부(168); 및 상기 복소수 곱셈부(158)의 출력 신호를 입력받아 위상 오차를 제거하기 위해 정현파와 여현파를 출력하고 이득을 조절하기 위해 제어 신호를 출력하는 디지털 위상 동기 루프(170)로 구성되어 있다.7 is a block diagram of an NTSC, VSB, and QAM signal feedforward equalizer according to another embodiment of the present invention, wherein the NTSC, VSB, and QAM signal feedforward equalizers provide a direct current offset for the signals of the in-phase channel and the quadrature phase channel. DC offset removal unit 140 to remove; A feedforward filter unit 142 for receiving the input signal from which the DC offset is removed and the coefficient updated signal and outputting the filtered signal; A subtractor 144 for outputting a difference signal by subtracting a signal selected from a discrimination signal and a training signal from the filtered signal from the feedforward filter unit 142; A multiplier 146 for multiplying the difference signal and the automatic gain control signal; A delay unit (148) for delaying the multiplied in-phase signal; A first multiplexer (150) for selecting one of the multiplied in-phase signal and the delay signal; A digital filter 152 for converting the multiplied in-phase signal into a quadrature phase signal; A coefficient storage unit 154 for storing coefficients of the digital filter 152; A second multiplexer (156) for selecting one signal from the quadrature phase signal output from the digital filter (152) and the multiplied quadrature phase signal of the multiplier (146); A complex multiplier 158 that receives the signal selected by the first multiplexer 150 and the signal selected by the second multiplexer 156 and multiplies the sine and cosine waves to correct the frequency and phase error of the carrier; A third multiplexer (160) which selects one signal from an in-phase signal from the complex multiplier (158) and a difference signal from the subtractor (144); A signal discriminating unit (162) for receiving a signal for an in-phase channel selected by the third multiplexer (160) and a signal for a quadrature phase channel output from the complex multiplier (158) and outputting a discrimination signal; A training signal generator 162 for generating a training signal; A fourth multiplexer 166 which selects one signal from the discrimination signal and the training signal and outputs a selection signal to the subtraction unit 144; After calculating the tap coefficient by receiving the output signal of the complex multiplier 158, the training signal, the signal selected by the fourth multiplexer 166 and the discrimination signal for the quadrature phase signal of the signal discriminator 162, A tap coefficient calculator 168 for outputting the calculated tap coefficient to the feedforward filter unit 142; And a digital phase locked loop 170 that receives the output signal of the complex multiplier 158, outputs a sine wave and a cosine wave to remove a phase error, and outputs a control signal to adjust a gain.
상기와 같이 구성된 본 발명의 동작 및 효과를 자세히 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above in detail.
제4도에 도시된 NTSC 등화기, VSB 등화기, QAM 등화기 중에서 가장 복잡한 등화기는 QAM 등화기인데, 그 이유는 QAM 신호에는 동위상 (In-phase : 1) 채널의 신호 뿐만 아니라 직각 위상(Quadrature : Q) 채널의 신호도 포함되어 있기 때문이다.Among the NTSC equalizers, VSB equalizers, and QAM equalizers shown in FIG. 4, the most complex equalizers are QAM equalizers, because the QAM signal includes not only the signals of the in-phase (1) channel but also the quadrature phase ( This is because the signal of the quadrature (Q) channel is also included.
따라서, QAM 등화기에 VSB 신호와 NTSC 신호의 등화에 필요한 일부 회로를 제6도에 도시된 바와 같이 추가함으로써 NTSC, VSB, QAM 신호 모두를 등화할 수 있게 되는 것이다.Therefore, by adding some circuits necessary for equalizing the VSB signal and the NTSC signal to the QAM equalizer as shown in FIG. 6, it is possible to equalize all the NTSC, VSB, and QAM signals.
각 신호에 따라 등화시 요구되는 불럭과 동작을 살펴보면 다음과 다음과 같다.The block and operation required for equalization according to each signal are as follows.
1) QAM 신호 입력시 QAM 신호에는 동위상(In-phase : I) 채널의 신호와 직각 위상(Quadrature : Q) 채널의 신호가 포함되어 있기 때문에 제6도에 도시된 피드포워드 필터부(102)내의 제1 유한 충격 응답 필터(102-1 : C1), 제2 유한 충격 응답 필터(102-2; C1), 제3 유한 충격 응답 필터(102-3; CQ), 제4 유한 충격 응답 필터(102-4; CQ) 모두 이용되는데, 동위상(In-phase : I) 채널의 신호는 제1 유한 충격 응답 필터(102-1 : C1)와 제2 유한 충격 응답 필터(102-2 : C1)에서 필터링되고, 직각 위상(Quadrature : Q) 채널의 신호는 제3 유한 충격 응답 필터(102-3 : C0)와 제4 유한 충격 응답 필터(102-4 : CQ)에서 필터링된다.1) When the QAM signal is input, since the QAM signal includes a signal of an in-phase (I) channel and a signal of a quadrature (Q) channel, the feedforward filter unit 102 shown in FIG. First finite shock response filter 102-1: C 1 , second finite shock response filter 102-2; C 1 , third finite shock response filter 102-3; C Q , fourth finite shock Both response filters 102-4 (C Q ) are used, the signal of the in-phase (I) channel being the first finite shock response filter (102-1: C 1 ) and the second finite shock response filter (102). -2: C 1 ) is filtered, the signal of the quadrature (Q) channel is the third finite shock response filter (102-3: C 0 ) and the fourth finite shock response filter (102-4: C Q ) Is filtered from
또한, 제6도에 도시된 피드백 필터부(104)내에서도 QAM 신호 입력시 제1 유한 충격 응답 필터(104-1 : D1), 제2 유한 충격 응답 필터(104-2; D1); 제3 유한 충격 응답 필터(104-3; DQ), 제4 유한 충격 응답 필터(104-4; DQ) 모두에서 필터링이 이루어진다.Further, the first at 6 also a feedback filter section input QAM signal within 104 shown in the first finite impulse response filter (104-1: D 1), a second finite impulse response filter (104-2; D 1); Filtering takes place in both the third finite shock response filter 104-3 (D Q ) and the fourth finite impact response filter 104-4 (D Q ).
그리고, 제6도에 도시된 복소수 곱셈부(120)내의 제1 곱셈기(120-1), 제2 곱셈기(120-2), 제3 곱셈기(120-3) 및 제4 곱셈기(120-4)모두가 사용된다.The first multiplier 120-1, the second multiplier 120-2, the third multiplier 120-3, and the fourth multiplier 120-4 in the complex multiplier 120 shown in FIG. 6. All are used.
한편, QAM 신호 입력시 등화 과정에 피요없는 브럭은 지연부(110), 제1 멀티프렉서112), 디지털 필터(144), 계수저장부(116) 및 훈련신호 발생 부(126)이다.On the other hand, blocks that do not need to be equalized during QAM signal input are delay unit 110, first multiplexer 112, digital filter 144, coefficient storage unit 116, and training signal generator 126.
QAM 신호의 경우에는 직각 채널의 신호도 입력되지 때문에 동위한 채널의 신호를 직각 위상 채널의 신호로 변환시켜 주는 디지털 필터(114)를 통과할 필요가 없고,디지탈 필터(114)를 통과하지 않으므로 지연부(110)를 직각 지연이 필요없고, 디지털 필터(114)의 계수가 저장되는 계수 저장부(116)도 필요없으며, QAM 신호는 훈련 신호없이 자력으로 채널을 보상해주기 때문에 훈련 신호 발생부(128)가 필요없다.In the case of the QAM signal, since the signal of the quadrature channel is not input, there is no need to pass through the digital filter 114 which converts the signal of the corresponding channel into the signal of the quadrature phase channel, and does not pass through the digital filter 114. There is no need for a quadrature delay in the unit 110, no coefficient storage unit 116 in which the coefficients of the digital filter 114 are stored, and the training signal generator 128 because the QAM signal compensates the channel by a magnetic force without a training signal. ) Is not required.
상기에서 살펴본 바와 같이 지연부(110)기 필요없게 되므로 제1 멀리플렉서(112)는 지연된 신호와 지연되지 않은 신호중에서 지연되지 않은 신호를 선택하는데 사용되고, 디지털 필터(114)가 필요없으므로 제2 멀리플렉서(118)는 필터링 신호와 필터링되지 않은 신호중에서 필터링되지 않은 신호를 선택하는데 사용되고, NTSC 출력 신호가 필요치 않으므로 감산부(106)내의 제1 감산기(106-1)의 출력 신호와 복소수 곱셈부(120)내의 제1 가산기(120-5)의 출력 신호중에서 제1 감산기(106-1)의 출력 신호를 선택하기 위해 제3멀티플렉서(122)가 사용되며, 훈련 신호가 발생되지 않아도 되므로 신호 판별부(124)내의제1 신호 판별기(124-1)의 판별 신호와 훈련 신호 발생부(126)의 훈련 신호중에서 제1 신호 판별기(124-1)의 판별 신호를 선택하기 위해 제4 멀티플렉서(128)가 사용된다.As described above, since the delay unit 110 is not necessary, the first multiplexer 112 is used to select a non-delayed signal between the delayed signal and the non-delayed signal, and because the digital filter 114 is not required, the second multiplexer 112 is not required. The multiplexer 118 is used to select an unfiltered signal from the filtered signal and the unfiltered signal, and complex signal multiplication with the output signal of the first subtractor 106-1 in the subtractor 106 is not necessary since the NTSC output signal is not needed. The third multiplexer 122 is used to select the output signal of the first subtractor 106-1 among the output signals of the first adder 120-5 in the unit 120, and since the training signal does not need to be generated, the signal A fourth signal for selecting the discrimination signal of the first signal discriminator 124-1 from the discrimination signal of the first signal discriminator 124-1 in the discriminator 124 and the training signal of the training signal generator 126; Multiplexer 128 is used .
결국, QAM 신호가 입력된 경우에는 등화된 동위상 채널의 신호(I')는 제4 멀티플렉서(128)의 출력단에서 출력되고, 등화된 직각위상 채널의 신호(Q')는 신호 판별부(124)내의 제2 신호 판별기(124-2)의 출력단에서 출력된다.As a result, when the QAM signal is input, the signal I 'of the equalized in-phase channel is output from the output terminal of the fourth multiplexer 128, and the signal Q' of the equalized quadrature channel is the signal discriminating unit 124. Is output from the output terminal of the second signal discriminator 124-2 in the "
2) VSB 신호와 NTSC 신호 입력시 VSB 신호와 NTSC 신호가 입력되는 경우에는 피드 포워드 필터부(102)내의 제1 유한 충격 응답 필터(102-1), 제2 유한 충격 응답 필터(102-2), 제3 유한 충격 응답 필터(102-3), 제4 유한 충격 응답 필터(102-4) 중에서 단지 제1 유한 충격 응답 필터(102-1)만이 사용되고, 상기와 마찬가지로 피드백 필터부(104)내의 제1 유한 충격 응답 필터(104-1), 제2 유한 충격 응답 필터(104-2), 제3 유한 충격 응답 필터(104-3), 제4 유한 충격 응답 필터(104-4) 중에서 단지 제1 유한 충격 응답 필터(104)-1만이 사용된다.2) When the VSB signal and the NTSC signal are input when the VSB signal and the NTSC signal are input, the first finite shock response filter 102-1 and the second finite shock response filter 102-2 in the feed forward filter 102. Among the third finite shock response filter 102-3 and the fourth finite shock response filter 102-4, only the first finite impact response filter 102-1 is used, and as described above, The first finite shock response filter 104-1, the second finite shock response filter 104-2, the third finite shock response filter 104-3, and the fourth finite shock response filter 104-4. Only one finite impact response filter 104-1 is used.
또한, VSB 신호와 NTSC 신호의 경우에는 QAM 신호의 경우와 달리 등화의 초기 단계에 훈련 신호에 의해 등화기를 수렴시키기 때문에 훈련 신호를 발생시키는 훈련 신호 발생부(126)가 사용된다.In addition, in the case of the VSB signal and the NTSC signal, unlike the case of the QAM signal, the training signal generator 126 for generating the training signal is used because the equalizer is converged by the training signal at the initial stage of the equalization.
한편, VSB 신호가 입력된 경우에는 직각 위상(Q) 채널의 신호 성분이 위상 오차를 제거하는데 필요하므로 동위상(I) 채널의 신호 성분을 직각 위상 채널(Q)의 신호 성분으로 변환해주는 디지털 필터(114)가 사용되고, 상기 디지털 필터(114)에서 소요되는 시간만큼 동일상 동위상 채널의 신호를 지연부(110)에서 지연시키게 되는데, 이때 지연된 신호와 지연되지 않은 신호중에서 한 신호를 선택하기 위해 제1 멀티플렉서(112)가 사용된다.On the other hand, when a VSB signal is input, since the signal component of the quadrature phase (Q) channel is required to remove the phase error, the digital filter converts the signal component of the in-phase (I) channel into the signal component of the quadrature phase channel (Q). 114 is used to delay the signal of the in-phase in-phase channel by the delay unit 110 by the time required by the digital filter 114, in order to select one signal from the delayed signal and the non-delayed signal. The first multiplexer 112 is used.
이때, 상기 디지털 필터(114)에서는 동위상(1) 채널의 신호 성분을 직각 위상 채널(Q)의 신호 성분으로 변환해주기 위해서 힐버트 변환(Hilbert transform)을 하게 되고, 디지털 필터(114)의 계수를 저장하기 위해 계수 저장부(116)가 사용되며, 디지털 필터(114)에서 출력된 신호와 곱셈부(108)내의 제2 곱셈기(108-2)에서 출력된 신호중에서 한 신호를 선택하기 위해 제2 멀티플렉서(118)가 사용된다.In this case, the digital filter 114 performs a Hilbert transform in order to convert the signal component of the in-phase (1) channel into the signal component of the quadrature phase channel (Q), and converts the coefficients of the digital filter 114. The coefficient storage unit 116 is used for storage, and a second one is used to select one signal from the signal output from the digital filter 114 and the signal output from the second multiplier 108-2 in the multiplier 108. Multiplexer 118 is used.
상기 디지털 필터(114) 대신에 VSB 신호 입력시 사용되지 않는 피드포워드 필터부(102)내의 제2 유한 충격 응답 필터(102-2), 제3 유한 충격 응답 필터(102-3) 및 제4 유한 충격 응답 필터(102-4)와 사용되지 않는 피드백 필터부(104) 내의 제2 유한 충격 응답 필터(104-2), 제3 유한 충격 응답 필터(104-3) 및 제4 유한 충격 응답 필터(104-4) 중 한나의 필터를 이용하여 동위상 채널의 신호를 직각 위상 채널의 신호로 변환할 수도 있다.Instead of the digital filter 114, the second finite shock response filter 102-2, the third finite shock response filter 102-3, and the fourth finite within the feedforward filter unit 102, which are not used when inputting a VSB signal. The second finite shock response filter 104-2, the third finite shock response filter 104-3, and the fourth finite shock response filter in the feedback filter section 104 that are not used with the impact response filter 102-4 ( It is also possible to convert the signal of the in-phase channel to the signal of the quadrature phase channel using a filter of 104-4).
이어서, 본 발명에 따른 등화기로 NTSC 신호가 입력된 경우에는 VSB 신호 입력시 사용되는 디지털 필터(114)가 사용되지 않으며, 그로 인해 지연부(110)도 사용되지 않고, 등화된 NISC 출력 신호는 감산부(106)내의 제1 감산기(106)로부터 출력된다.Subsequently, when the NTSC signal is input to the equalizer according to the present invention, the digital filter 114 used for inputting the VSB signal is not used. Therefore, the delay unit 110 is not used, and the equalized NISC output signal is subtracted. It is output from the first subtractor 106 in the unit 106.
상기에서 설명한 등화기의 기본 구조는 제6도에 도시된 결정 궤환 등화기를 중심으로 한 것이나, 본 발명의 다른 실시에로서 제7도에 도시된 피드백 픽터부가 없는 피드포워드 등화기에서도 NTC 등화기, VSB 등화기, QAM 등화기의 공통점을 이용하고 다른 부분에 대해서는 제6도에 도시된 결정 궤환 등화기에서의 마찬가지로 보완할 수 있는 회로를 추가함으로써 NISC, VSB QAM를 신호 모두를 수신하는 등화기를 구현할 수 있다.The basic structure of the equalizer described above is centered on the crystal feedback equalizer shown in FIG. 6, but in another embodiment of the present invention, the NTC equalizer also has a feed forward equalizer without the feedback picturer shown in FIG. The equalizer receives both signals of the NISC, VSB QAM signal by using the commonality of the VSB equalizer, the QAM equalizer, and by adding a compensating circuit similarly to the decision feedback equalizer shown in FIG. Can be implemented.
이상에서 살펴본 바와 같이 본 발명에 따르면, QAM 신호 등화기에 VSB 신호와 NTSC 신호까지 등화할 수 있는 있도록 하는 회로를 추가하여 NTSC, VSB 신호 모두를 수신하도록 함으로써, 각각의 신호에 대한 등화기를 별개로 구현하여 조합시킬 때보다 하드웨어 내의 회로 수를 감소시키고 비용을 절감시킬 수 있으며, 아날로그 NTSC 수신기에 나타나는 잔상을 제거할 수 있고, VSB 변조 방식을 사용하는 디지털 지상 방송 및 유선 방송 신호 뿐만 아니라 QAM 변조 방식을 사용하는 유선 방송 신호도 수신할 수 있다는데 그 효과가 있다.As described above, according to the present invention, by adding a circuit for equalizing the VSB signal and the NTSC signal to the QAM signal equalizer to receive both the NTSC and VSB signals, the equalizer for each signal is separately implemented. It can reduce the number of circuits in the hardware and reduce the cost compared to combining them, eliminate the afterimage appearing in the analog NTSC receiver, and use QAM modulation as well as digital terrestrial and wire broadcasting signals using VSB modulation. It is also possible to receive a cable broadcasting signal to be used.
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110901 Year of fee payment: 14 |
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| FPAY | Annual fee payment |
Payment date: 20120903 Year of fee payment: 15 |
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| LAPS | Lapse due to unpaid annual fee |