KR0168422B1 - 비동기 시분할 다중 전송 채널상의 가상 회로의 처리량을 평가 및/또는 조절하기 위한 장치 - Google Patents

Abstract

비동기 시분할 다중 전송 채널에 의해 반송된 가상 회로의 처리량을 평가 및 조절하기 위한 시스템에 있어서, 입력 시분할 다중 채널의 입력 셀은 가상 회로 지시자로서 처리될 수 있고 셀 메모리에 제공되는 목적지 지시자를 내장하는 헤더를 포함한다. 이것은 다수의 가상 회로 버퍼 메모리를 포함한다. 각각의 셀은 셀이 속해 있는 가상 회로의 관련된 가상 회로 버퍼 메모리내에 기억된다. 출력 비동기 시분할 다중 채널의 출력 셀은 동일한 가상 회로 버퍼 메모리로 판독된다. 출력 채널로 전송될 셀은 동일 가상 회로 버퍼 가상 회로에 대한 최소한 특정 기간만큼 평균적으로 독입된다. 이러한 시스템에 있어서, 가상 회로로 부터 수신되고 아직까지 재전송 되지 않은 셀의 수는 상기 가상 회로의 처리량의 지시를 제공한다.

Description

비동기 시분할 다중 전송 채널상의 가상 회로의 처리량을 평가 및/또는 조절하기 위한 장치

제1도는 본 발명에 따른 처리량 조절 장치의 한 실시예를 도시한 블럭도.

제2도는 제1도에 도시한 제어 장치의 한 실시예를 도시한 도면.

제3도는 본 발명에 따른 처리량 평가 장치의 한 실시예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

LR : 수신 논리 LE : 전송 논리

mtr : 입력 비동기 다중 채널 mte : 출력 비동기 다중 채널

MT : 셀 메모리 GMT : 메모리 관리 장치

MA1, MA2, ... MAn : 버퍼 FVF : 제1 가상 회로의 식별자

FVL : 최종 가상 회로의 식별자 indv1, indv2 : 속도 지시자

CTC : 계수자 MC : 제어 장치

본 발명은 비동기 시분할 다중 전송 채널상의 가상 회로의 처리량을 평가 및/또는 조절하기 위한 장치에 관한것이다.

비동기 시분할 다중 전송 채널은 디지탈 데이타 구조물이라고 하는 셀내로 데이타 메시지를 반송한다. 예를 들어, 각각의 셀은 4개의 8비트 문자를 포함하는 헤더(header) 및 문자의 특정수(예를 들어, 32)를 포함하는 메시지 보디(body)를 갖고 있다. 이러한 셀의 연속 스트림(stream)은 전송 채널에 의해 반송된다. 전송될 메시지가 젼혀 없는 경우, 전송 채널은 메시지 셀과 동일한 포맷을 갖고 있고 종래의 용이 인지가능 정보를 내장하는 셀을 칭하는 공핍 셀을 반송한다. 메시지 셀의 스트림내에 이러한 공핍 셀의 충분 비례 조건을 유지하기 위한 단계가 취해지고 : 특히, 이러한 단계들은 수신 종료(end)를 셀 포맷과 동기시키는데 사용된다.

각각의 메시지 셀의 헤더는 메시지 보디가 전송되어야 하는 방향으로 수신 종료를 정하는 정보(예를 들어, 2개의 문자)를 내장한다. 헤더의 그밖의 다른 2개의 문자들은 서비스 정보와 특히, 2개의 목적지 문자에 관련된 코드 제어 및 에러 검출 정보를 내장한다. 이와 동일한 정보가 동일 목적지를 갖고 있는 불규칙하게 격설된 셀의 헤드내에 내장된다. 그러므로, 그것은 말하자면, 전송 채널의 전송 용량 부분을 점유하는 가상 회로를 식별한다. 보다 일반적으로, 이러한 가상 회로는 예를 들어 단위 시간당 셀에서 측정된 전송 채널상의 소정의 처리량을 제공하고, 이러한 처리량은 변동한다. 본 발명의 특정 목적은 처리량을 평가 및/또는 조절하기 위한 것이다.

전송 채널은, 셀이 비동기 시분할 다중 동작이라 칭하는 불규칙적인 방식으로 삽입되는 경우의 다수의 가상 회로를 동시에 지지한다. 상이한 가상 회로는 상이하게 변동하는 처리량을 갖는다. 이 처리량들의 합은 전송 채널의 최대 처리량에 의해 제한되고, 또한, 변동한다. 이것은 공핍 셀를 전송하기 위한 룸(room)을 남겨 놓는다.

또한 각각 식별될 수 있는 가상 회로의 수는 셀 헤더내의 상기 정보에 할당된 비트의 수에 따라 변한다. 특히, 가상 회로의 최대 수는 다른 예중에서 가상 회로를 이용할 수 있는 데이타 소오스의 최소 처리량 만큼 전송 채널의 최대 처리량을 계산함으로써 얻어진 가상 회로의 수에 의해 결정된다. 이러한 수는 매우 크다(예를 들어, 64k).

그러나, 비동기 시분할 다중 전송은 매우 넓은 범위의 응용에 사용되고 처리량의 방대한 범위(예를 들어, 초당 수 킬로비트에서 수백 메가비트 까지)를 커버하는 가상 회로를 사용할 수 있는 소오스 처리량에 사용된다. 그러므로, 활성 가상 회로의 수는 일반적으로 최대수 보다 상당히 적다.

상술한 비동기 시분할 다중 전송의 한정은 모든 셀의 전장이 동일할 경우에 제한되지 않아야 한다. 모두 기본 전장의 배수관계에 있는 상이한 전정의 셀을 사용할 수 있고, 본 발명에 관련하여 필요한 적용은 본 분야에 숙련된 기술자들이라면 알고 있다.

그러므로, 비동기 시분할 다중 전송 채널은 상당히 변화된 소오스 및 변동하는 처리량에 의해 공급된 데이타를 반송하도록 설계된다.

순 방향 스위칭 및 전송 장비는 셀내에 내장된 메시지를 그들의 목적지로 발송한다. 순방향 적체(congestion)의 결함을 방지하기 위해, 소정의 소오스가 일시적으로나마 할당된 전체 처리량보다 많은 처리량을 고의적으로 또는 우연적으로 분배하지 못하도록 하는 것이 필요하다.

본 발명에 공지된 한가지 해결책은 억제(repression) 방법이 공지되어 있다. 전송 채널은 가상 회로에 할당된 전체 처리량을 초과한 것으로 간주된 소정의 셀을 발송하지 못하도록 하고, 최소한의 초과 셀은 적체가 발생하면 링크를 따라 거절될 수 있도록 표시된다.

본 발명은 이러한 문제점에 대한 또 다른 해결책을 제안하고 있는데, 이러한 해결책은 처리량을 평가 및/또는 조절할 수 있는 수단에 기초하고 있다.

본 발명은, 가상 회로 식별자로서 사용될 수 있는 목적지 지시자를 내장하는 헤더를 포함하는 입력 비동기 시분할 다중 채널의 입력 셀이 다수의 가상 회로 버퍼 메모리를 포함하는 셀 메모리에 제공되고, 셀이 속해있는 가상 회로에 관련된 가상 회로 버퍼 메모리내에 각각 기억되며, 출력 비동기 시분할 다중 채널의 출력셀이 동일 가상 회로 버퍼 메모리에서 독입되는 비동기 시분할 다중 전송 채널에 의해 반송된 가상 회로의 처리량을 조절하기 위한 장치가, 동일한 가상 회로 버퍼 메모리로 부터의 셀이 최소한 상기 가상 회로에 지정된 간격만큼 평균적으로 격설되도록 출력 링크상에 전송될 셀이 버퍼 메모리에서 독입되도록 하는 제어 수단을 포함하는 것을 특징으로 한다.

가상 회로 버퍼내의 입력 셀을 기록하면, 제어 장치가 이들 버퍼내에 전송될 셀을 선택할 수 있도록 하므로, 동일한 가상 회로의 입력 셀들은 요구된 결과를 달성하는 상기 가상 회로에 지정되는 특정 간격에 대응한다.

본 발명의 또 다른 특징에 따르면, 출력 셀이 축력 비동기 시분할 다중 전송 채널로 전송되는 연속 간격에 대응하는 셀 시간이 순환식으로 번호가 매겨지고, 셀시간 대기 행렬이 별도의 수를 갖고 있는 각각의 셀 시간으로 할당되며, 상기 특정 간격에 대응하는 동일 가상 회로의 연속 셀의 전송이 최소한 상기 특정 간격만큼 격설된 셀시간 대기 행렬로 상기 가상 회로를 식별하는 식별자를 기입하므로써 달성되고, 상기 수에 의해 식별된 각각의 셀 간격에 있어서, 상기 수에 대응하는 셀 시간의 대기 행렬의 내용이 전송 대기 행렬로 전송되고, 전송 대기 행령의 각각의 가상 회로 지시자가 출력 비동기 시분할 다중 전송 채널로 전송되는 셀을 갖고 있는 가상 회로의 버퍼 메모리내에서 반복적으로 독입하는데 사용된다.

그러므로, 동일한 가상 회로의 셀들 사이에서 특정 간격을 얻는 것은 이전 셀이 할당되는 간격에 따르는 셀시간에 전송되는 셀의 할당에 기인하고, 이러한 할당은 요구된 셀 간격에 관련된 대기 행렬내에 가상 회로의 기입을 수반하고, 최종적으로 연속 셀 시간의 대기 행렬은 단일 전송 대기 행렬내에 함께 연결시킨다. 이러한 정렬은 동일한 미래(future) 셀 시간중에 셀을 전송하는데 가능한 충돌 요구를 해결할 수 있다.

본 발명의 또 다른 특징에 따르면, 출력 셀이 전송되고, 셀이 갖는 가상 회로의 버퍼 메로리가 최소한 한개의 다른 셀을 내장하는 경우, 상기 가상 회로를 식별하는 지시자가 상기 특정 간격이 얻어지도록 상기 출력 셀이 갖고 있는 가상 회로에 부착된 속도 지시자에 기초하여 선택되는 셀 시간 대기 행렬 내에 기입된다.

본 발명의 또 다른 특징에 따르면, 출력 셀이 전송되고, 셀이 갖는 가상 회로의 버퍼 메모리가 최소한 한개의 다른 셀을 내장하는 경우, 상기 가상 회로를 식별하는 지시자가 상기 출력 셀이 갖는 가상 회로에 부착된 속도 지시자 및 상기 가상 회로의 관찰된 처리량에 따라 변하는 데이타에 기초하여 선택되는 셀 시간 대기 행렬내에 기입된다.

본 발명의 또 다른 특징에 따르면, 입력 셀이 수신되고, 상기 입력 셀이 갖는 가상 회로의 버퍼 메모리가 소정의 다른 셀을 내장하지 않은 경우, 상기 가상 회로는 식별하는 지시자가 현재 셀 시간에 따라 결정되는 셀 시간 대기 행렬내에 기입된다.

본 발명의 또 다른 특징에 따르면 입력 셀이 수신되고, 상기 입력 셀이 갖는 가상 회로의 버퍼 메모리가 소정의 다른 셀을 내장하지 않은 경우, 가상 회로를 식별하는 지시지가 현재 셀 시간 및 당해의 가상 회로에 부착된 속도 지시자에 기초하여 결정되는 셀 시간 대기 행렬내에 기입된다.

본 발명의 또 다른 특징에 따르면, 상기 처리량 종속 데이타가 당해의 셀의 가상 회로의 버퍼 메모리의 점유 측정치이다.

본 발명의 또 다른 특징에 따르면, 가상 회로의 버퍼 메모리의 최소한의 충전도에 있어서, 상기 점유도가 버퍼 메모리의 최소한의 충전도에 있어서, 상기 점유도가 초과된 경우에 상기 회로에 속해 있는 각각의 셀이 전송될 때 증가되고, 상기 점유도가 도달하지 않은 경우에 감소되며, 상기 점유도가 처리량 조절기 장치의 출력에서 상기 가상 회로의 셀의 대형 간격에 관련하여 속도 지시자를 사용하게 하는 것에 주요하여 초과되는 경우에 도달된 최대치를 갖고 있는 계수 지시자가 제공된다.

본 발명은, 가상 회로 식별자로서 처리될 수 있는 목적지 지시자를 내장하는 헤더를 포함하는 입력 비동기 시분할 다중 채널의 입력 셀이 가상 회로의 각각의 입력 셀이 증가하고 입력 셀이 휴지 상태가 아닌 경우 주기적으로 감소되는 각각의 가상 회로에 할당된 계수자에 의해 계수되는 비동기 시분할 다중 전송 채널에 의해 반송된 가상 회로의 처리량을 평가하기 위한 장치가, 입력 셀이 입력 비동기 시분할 멀티플렉스 전송 채널로 수신되는 연속 기간에 대응하는 일렬 번호가 붙여진 셀 시간을 정하는 클럭 수단, 각각의 셀 시간에 지정된 셀 시간 대기 행렬을 정하는 대기 행렬 수단, 식별자를 대응 셀 시간 대기 행렬로 기입하므로써 셀 시간에 할당가능한 가상 회로, 및 상기 셀 시간 대기 행렬의 계수를 사용하고, 각각의 셀 시간동안, 프로세스 될 가상 회로를 식별하고 상기 가상 회로에 속해 있는 계수자를 감소시킬 수 있으며 계수기가 이상적이지 못한 경우의 소정의 가상 회로가 상기 셀 시간의 도달의 효력에 의해 감소될 셀 시간들 중 소정 시간에 할당되는 장치를 포함하는 제어 수단을 포함하는 것을 특징으로 하는 것을 제안한다.

본 발명의 또 다른 특징에 따르면, 상기 제어 수단이, 가상 회로의 계수자가 감소된 후 및 계수자가 이상적인 상태에 도달되지 않은 경우, 상기 가상 회로의 식별자가 속도 지시자를 당해의 가상 회로에 부착되게 할 수 있게 선택되는 셀 시간 대기 행렬내에 기입되도록 되어 있다.

본 발명의 또 다른 특징에 따르면, 상기 제어 수단이, 가상 회로의 계수자가 감소된 후 및 계수자가 이상적인 상태에 도달되지 않는 경우, 상기 가상 회로의 식별자가 속도 지시자를 당해의 가상 회로에 부착될 수 있게 선택되는 셀 시간 대기 행렬, 및 상기 가상 회로의 얻어진 처리량에 따라 변하는 데이타내에 기입되도록 되어 있다.

본 발명의 또 다른 특징에 따르면, 상기 제어 수단이 입력 셀이 수신되고, 가상 회로의 계수자가 이상적인 경우, 상기 셀 시간의 식별자가 속도 지시자를 당해의 가상 회로에 부착될 수 있게 선택되는 셀 시간 대기 행렬내에 기업되도록 되어 있다.

본 발명의 또 다른 특징에 따르면, 상기 제어 수단이 입력 셀이 수신되고, 가상 회로의 계수자가 이상적인 경우, 상기 가상 회로의 식별자가 속도 지시자를 당해의 가상 회로에 부착될 수 있게 선택되는 셀 시간 대기 행렬, 및 상기 가상 회로의 얻어진 처리량에 따라 변하는 데이타내에 기입되도록 되어 있다.

본 발명의 또 다른 특징에 따르면, 상기 처리량에 따라 변하는 상기 데이타가 당해의 가상 회로의 계수자에 의해 점유된 위치이다.

본 발명의 또 다른 특징에 따르면, 계수 지시자가 각각의 가상 회로에 제공되고, 제어 수단은 상기 계수자 상태가 선정된 상태의 범위 내에 있는 경우에 가상 회로의 상기 계수자가 감소될 때 계수지시자가 증가되고, 상기 계수자가 상태가 상기 상태 범위 미만인 경우에 감소되도록 되어 있다.

본 발명의 또 다른 특징에 따르면, 계수 지시자는 상기 상태 범위가 대부분에 기초하여 도달되는 경우에 도달된 최대치를 갖고 있고, 상기 제어 수단이, 상기 계수자가 결정되는 속도의 감소에 대응하는 속도 지시자를 사용하게 하는 수단을 포함한다.

본 발명의 또 다른 특징에 따르면, 상기 제어 수단은, 가상 회로 계수자가 감소되고, 상기 계수자가 휴지 상태로 복귀되지 않은 경우, 셀이 갖는 가상 회로의 식별자가 현재 셀 시간에 기초하여 선택되는 셀 시간 대기 행렬내에 기입되도록 되어 있다.

본 발명의 또 다른 특징에 따르면, 상기 제어 수단은, 가상 회로 계수자가 감소되고, 상기 계수자가 휴지 상태에 도달되지 않은 경우, 셀이 속해 있는 가상 회로의 식별자가, 당해 가상 회로가 식별자를 기억하기 위해 이미 할당된 셀 시간에 기초하여 선택되는 셀 시간 대기 행렬내에 기입되도록 되어 있다.

본 발명의 또 다른 특징에 따르면, 가상 회로의 계수자가 이상적인 상태로 복귀되지 않게 지나치는 것을 방지하고 가상 회로의 처리량이 초과하는 것을 나타내는 신호를 전송하게 하도록 정점 위치에 도달되는지를 검출하기 위한 수단이 제공된다.

본 발명의 여러가지 목적 및 특징은 첨부된 도면을 참조로 하여 더욱 상세하게 설명하겠다.

제1도를 참조하면, 본 발명의 한 실시예의 일반적인 블럭도가 도시되어 있다.

입력 비동기 시분할 다중 채널(mtr)은 수신 논리(LR)에 접속된다. 예를 들어, 이러한 다중 채널은 상술한 형태이다. 수신 논리(LR)은 가상 회로 수를 내장하고 있는 헤더를 포함하는 연속 입력 셀을 공급한다.

출력 비동기 시분할 다중 채널(mte)은 전송 논리(LE)에 접속된다. 이러한 채널은 입력 채널(mtr)과 동일한 형태이다. 전송 논리(LE)는 전형적으로 모든 입력 셀을 포함하는 연속 출력 셀을 공급한다.

수신 논리(LR)은 각각의 가상 회로를 포함하는 셀 메모리(MT)에 각각의 버퍼(MA1, MA2, ... MAn )를 접속한다. 메모리 관리 장치(GMT)는 셀 메모리(MT)에 관련된다. 셀 메모리(MT)에 있어서, 메모리 관리 장치(GMT)는 후술될 요구 사항에 대하여 충분한 크기의 버퍼를 재널(mtr, mte)상의 각각의 활성 가상 회로에 할당한다. 그다음, 각각의 가능한 가상 회로가 셀 메모리(MT)내에서 자체 버퍼를 갖고 있는 것처럼 모든 것이 처리된다. 이러한 장치는 본 분야에 널리 공지되어 있다.

수신 논리(LR)의 주요 기능은 입력 채널(mtr)로부터 수신된 입력 셀을 각각의 버퍼내에 배치시키기 위한 것이다. 이러한 목적을 달성하기 위해, 수신 논리(LR)은 입력 셀내에 포함된 가상 회로수를 결정하고, 수신 논리에 [메모리 관리 장치(GMT)에 관련하여] 할당된 버퍼를 식별하며, 입력 셀이 저장되어야 하는 상기 가상 회로의 버퍼내에서 어드레스를 결정한다.

전송 논리(LE)는 메모리(MT)내의 대기 행렬(MA1, MA2, ... MAn )내에 보내질 셀을 판독한다. 전송 논리의 주요 기능은 재 전송되어야 하는 버퍼내에 저장된 수신 셀의 순서를 결정하기 위한 것이므로, 동일한 가상 회로를 갖는 셀이 출력 채널(mte)상에서 적절하게 격설된다.

상술한 형태인 입력 채널(mtr)은 셀들이 출력 채널(mte)상으로 재전송 되기 전에 셀 메모리(MT)내에 임의적으로 저장된 셀의 스트림을 공급한다. 전체 입력 처리량과 전체 출력 처리량은 동일하다. 가상 회로의 셀들 사이의 간격이 이상적일 때, 입력 채널(mtr)상에 특정한 순서로 수신되고 셀 메모리(MT)내에 저장된 셀은 출력 채널(mte)상에서 동일한 순서로 재전송 되면, 상술한 장치는 실제로 아무일도 하지 않는다.

그러나, 상술한 바와 같이, 때때로 입력 셀이 요구된 간격에 대응하지 않는 일이 발생한다. 그러므로, 본 발명에 따른 장치는 출력 채널(mte)상에서 각각의 가상 회로의 셀들 사이의 일정한 간격에 따라서 제공하는 수신 논리(LR), 전송 논리(LE) 및 제어 장치(MC)내의 수단을 포함한다.

이것은 차례로 수신 논리(LR)이 입력 셀의 저장 어드레스를 기입하고, 전송 논리(LE)가 전송되기 위한 셀의 연속 저장 어드레스를 판독하는 FIFO(선입-선출 : first in-first out) 형태의 전송 대기 행렬을 갖고 있는 제어 장치(MC)를 사용하므로써 용이하게 달성된다. 소자들은 전송이 소정수의 셀만큼 지연되는 수신 다음에 정렬될 수 있다. 입력 셀들의 간격이 이상적이라면, 입력 셀은 도착하는 순서대로 재전송된다. 동일한 가상 회로의 셀의 간격이 특정치 이하로 떨어지면, 전송 대기 행렬 내로 저장 어드레스의 엔트리(entry)가 요구된 간격을 부과하도록 지연된다.

제2도에는 본 발명에 따른 제어 장치(MC)의 한 실시예가 도시되어 있다. 제2도는 클럭(HG), 셀 계수자(CTC) 및 메모리 영역으로 구성된다.

클럭(HG)는 입력 다중 채널(mtr)상에 수신된 신호와 동기되고, 셀을 수신 또는 전송하기 위한 시간인 지속 기간의 셀 시간으로서 언급되는 반복 기간의 시작을 식별하는 신호(CV)를 포함하는 신호를 제공한다.

셀 시간 계수자(CTC)는 각각의 셀 시간중에 0에서 N-1까지의 값을 취하는 셀 시간수를 공급하는 N 상태(여기에서, N은 정수 및 2의 멱급수와 동일하다)를 갖는 순환 계수자이다.

제2도에 도시된 제어 장치(MC)는 수신 논리(LR)로 부터, 수신된 셀을 갖는 가상 회로의 식별자(NCV)를 수신한다.

제어 장치(MC)의 메모리 영역은,

-전송하기 위한 셀을 갖고 있는 제1 가상 회로의 식별자(FAF), 전송하기 위한 셀을 갖고 있는 최종 가상 회로의 식별자(FAL) 및 공핍 대기 행렬을 표시하는데 사용된 비트(FAV)를 내장하는 각각의 셀 시간수에 대해 N 엔트리들을 갖는 셀 시간 대기 행렬표(FAVE).

-전송될 셀을 갖고 있는 제1 가상 회로의 식별자(FVF) 및 전송될 셀을 갖고 있는 최종 가상 회로의 식별자(FAL)를 내장하는 전송표(FAVR),

-전송될 상기 가상 회로의 제1셀을 저장하는 상기 가상 회로의 버퍼 메모리내의 한 위치의 어드레스(FFF)를 각각 내장하는 가사아 회로당 한개의 엔트리를 갖고 있는 가상 회로 버퍼 개시표(FCVF),

-전송될 상기 가상 회로의 최종 셀을 저장하는 상기 가상 회로의 버퍼 메모리의 한 위치의 어드레스(FFL)을 각각 내장하는 가상 회로당 한 엔트리를 갖고 있는 가상 회로 버퍼 종료표(FCVL),

-상기 가상 회로의 버퍼 메모리내에 저장된 상기 가상 회로의 셀수의 계수(FFB)를 각각 내장하는 가상 회로당 한 메모리 위치를 갖고 있는 가상 회로 버퍼 메모리 점유표(FCVR),

-후술한 바와 같은 가상 회로에 관련하여 사용될 최소한 2개의 속도 지시자(indv1 및 indc2)에 각각 내장된 가상 회로당 한 메모리 위치를 갖고 있는 속도표(FCVV), 및

-당해 가상 회로가 결합되는 다른 가상 회로의 식별자(FFN)을 각각 내장하는 가상 회로당 한 메모리 위치를 갖고 있는 결합표(FCVN)를 포함한다.

셀이 메모리 관리 장치(GMT)에 관련하여 입력 채널(mtr)상에 수신될 때, 수신 논리(LR)은 셀을 갖고 있는 가상 회로의 식별자(NCV)를 포함하는 정보를 공급하는 인터페이스(LLR)을 통해서 셀의 헤더로 부터 얻어진 제어 장치(MC)에 자신을 어드레스한다. 제어 장치(MC)는 표(FCVL)을 판독함으로써 응답하고, 수신된 상기 가상 회로의 최종 셀이 기억되는 메모리 위치의 셀 메모리(MT)[메모리 관리 장치(GMT)에 의해 가상 회로에 할당된 버퍼 메모리]내에서 어드레스(FFL)을 얻는다. 증가후[링크(LLG)에 걸쳐 조회된 메모리 관리 장치(GMT)의 조력에 의한 거상 회로 버퍼 메모리의 확장을 모듈한 후], 이것은 입력 셀이 셀 메모리(MT)내에 기억 되어야만 하는 어드레스를 공급한다. 증가된 어드레스(FFL+1)은 단지 판독만 되는 위치내의 표(VCVL)내에 기억된다.

제어 장치(MC)는 가상 회로 식별자(NCV)에 따라서 표(FCVR)을 판독하고 셀 메모리(MT)내에 이미 기억된 가상 회로의 셀의 수(FFB)를 얻는다. 또한 이러한 수는 증가된 다음 동일 위치에 재기입된다.

또한, 수(FFB)는 예를 들어 증가되기 전에 검사된다. 수가 0과 같지 않을 경우, 특별한 작용은 전혀 불필요하다. 수신 논리(LR)은 상술한 바와 같이 어드레스(FFL+1)에서 셀 메모리(MT)내에 입력 셀만을 기억시킨다. 그러므로, 수(FFB)가 0과 같을 경우, 가상 회로의 버퍼 메모리내에 기억된 셀은 최종 셀뿐만아니라 제1셀이다. 그러므로, 가상 회로 버퍼 개시표(FCVF)는 표(FCVL)과 거의 유사한 어드레스(NCV)에서 판독되고, 어드레스(FFL+1)은 새로운 어드레스(FFF)로서 개시표에 기입된다.

수(FFB)가 0과 같은 경우, 수신된 셀은 재전송될 수 있도록 셀 시간으로 할당되어야 한다. 이런한 목적을 달성하기 위해 제어 장치(MC)는 가사아 회로 식별자(NCV)를 대기 행렬표(FAVE)내에 기입한다. 제어 장치(MC)는 예를 들어 최소한 1의 수를 가산함으로써 계수자(CTC)에 의해 공급된 현재 셀 시간스로 부터 유도된 어드레스 지시자(NTC)를 갖는 표(FAVE)를 어드레스한다. 어드레스 지시자(NTC)에 의해 지정된 표(FAVE)내의 위치에서, 제어 장치(MC)는 전송하기 위한 셀을 갖고 있는 특정 셀 시간에 관련된 제1 가상 회로의 식별자(FAL), 전송하기 위한 셀을 갖고 있는 특정셀 시간에 관련된 최종 가상 회로의 식별자(FAL) 및 비트(FAV)를 판독한다. 제어 장치(MC)는 당해의 가상 회로의 수(NCV)를 새로운 식별자(FAL)로서 기억한다. 또한, 식별자(FAL)은 표(FCVN)을 어드레스하고, 결합 지시자(FFN)으로서 식별자(NCV)를 표내에 기입하는데 사용된다. 그러나, 대기 행렬이 공핍 상태인 것을 비트(FAV)가 나타내는 경우, 이러한 후속 동작은 생략되고, 식별자(NCV)는 어드레스(NTC)에서 표(FAVE) 내에 식별자(FAF)로서 기입된다. 비트(FAV)는 대기 행렬이 전혀 공핍 상태가 아닌 것을 지시하도록 보충된다.

그러므로, 당해의 가상 회로의 수는 다음 셀 시간, 즉 식별자(FAF)인 개시 시간 및 식별자(FAL)인 종료 시간에 관련된 대기 행렬내에 결합되는데, 이러한 결합은 표(FCVN)내에 가 회로수를 기입하므로써 실제적으로 표시된다. 이러한 방법은 종래의 방법이다. 다음 셀 시간내에 가상 회로수를 결합하는 방법대신에 선택적인 방법으로서, 표(FCVV)가 판독된 다음, 관련된 가상 회로에 소속된 위치로 부터 공급하여 가상 회로수(NCV)에 응답하여 판독하는데, 속도 지시자(indy1)은 현재 셀 기간 수(ntc)에 가산된다. 이때, 이들의 합(ntc+indv1)은 어드레스(NTC)를 제공한다. 그 다음, 가상 회로 버퍼 메모리가 가상적으로 공핍 상태인 경우에 적용될 셀 간격의 값일 수 있는 속도 지시자(indv1)은 후술한 바와같이 적용도리 간격 프로세스를 발생시키기 위해 가상 회로로 부터 수신된 제1셀을 버퍼 메모리내에 보유하는데 사용된다.

상술한 경우와 병행하여, 수신된 셀은 어드레스(FFL+1)에서 셀 메모리(MT)의 위치내에 기억된다.

모든 수신된 셀들은 이러한 방식으로 기억된다. 상기 가상 회로의 버퍼 메모리가 공핌 상태인 경우에 도달하는 가상 회로의 제1 셀은 방금 기술한 방식으로 결합된다. 버퍼 메모리가 공핍상태가 아닌 경우에 도달하는 후속 셀은 이와 같은 방식으로 결합되지 않는다. 셀들은 전송 프로세스에 대한 설명 부분에서와 같이 최후에 상이하게 결합된다.

셀이 출력 채널(mte)상에 전송되어야 할 경우, 전송 논리(LE)는 제어 장치(MC)로 자체를 어드레스한다.

계수자(CTC)에 의해 공급된 수(ntc)를 사용하면, 제어 장치(MC)는 표(FAVR)을 판독한다. 지시자(FAF)는 버퍼 메모리가 전송될 셀을 내장하는 경우에 가상 회로를 지정한다. 이것을 억세스시키기 위해, 지시자(FVF)는 전송될 셀을 내장하는 상기 가상 회로에 할당된 버퍼 메모리내의 메모리 위치의 어드레스인 지시자(FFF)를 공급하는 버퍼 개시표(FCVF)를 어드레스 하는데 사용된다. 이러한 어드레스는 링크(LLE)에 걸쳐 전송 논리(LE)에 공급되고, 셀을 판독 및 전송하는데 사용된다. 또한, 표(FCVR)은 판독되고, 지시자(FFB)는 감소한다. 상술한 바와 같이, 이러한 프로세스에 의해 0으로 감소할 수 있고, 후속셀의 도착에 대한 표(FAVE 및 FCVN)에 의해 가상 회로의 결합이 행해진다. 또한, 어드레스(FFF)는 새로운 지시자(FFF)로서 버퍼 개시표(FCVF)내에 기억된 지시자(FFF+1)을 공급하고, [링크(LLG)에 걸쳐 조회된 메모리 관리 장치(GMT)를 사용하여 가상 회로 버퍼 메모리를 확장하는 모듈]을 증가시킨다.

동일한 지시자(FVF)는 결합표(FCVN)을 어드레스하는데 사용된다. 이러한 표는 다음 셀을 전달하기 위해 새로운 지시자(FVF)로서 표(FAVR)내에 기입되는 전송 대기 행렬내의 후속 가상 회로(FFN)의 식별자를 나타내는 어드레스를 공급한다. 표(FAVR 및 FCVN)의 조합은 전닫ㄹ될 셀을 공급하기 위해 가상 회로의 리스트(list)를 필요한 순서대로 공급한다. 셀이 공핍 상태일 경우, 간단한 수단이 공급셀의 전달을 엔에이블시킨다. 이러한 것들은 더이상 기술하지 않겠다.

제어 장치(MC)는 대기 행렬이 공핍 상태인 것을 비트(FAV)가 나타내지 않으면, 당해의 셀 시간에 관련된 가상 회로의 대기 행렬의 개시 상태에 있는 식별자(FAF) 및 이의 종료시에 식별자(FAL)을 판독하기 위해 수(ntc)를 사용하여 대기 행렬표(FAVE)를 어드레스한다. 표(FAVR)로부터 얻어진 식별자(FAL)은 표(FCVN)을 어드레스하는데 사용된다. 식별자(FAF)는 표(FCVN)의 당해의 어드레스에서 기입되고, 새로운 지시자(FVL)로서 식별자(FAL)은 표(FAVR)내에 기입된다. 비트(FAV)는 대기 행렬이 공핍 상태인 것을 나타내기 위해 표(FAVE)만이 판독된 위치내에 보충된다. 이것은 전달하기 위한 셀을 갖는 가상 회로의 대기 행렬내에 당해의 셀 시간에 관련된 모든 대기 행렬의 결합을 달성한다. 이러한 결합은 출력 셀을 전송하기 위해 전송 대기 행렬을 프로세싱하기 전에 대신 일어날 수 있다는 것을 주지해야 한다.

물론, 표(FAVE)로 초기에 판독된 비트(FAV)가 당해의 셀 시간이 공핍 상태인 것을 나타내는 경우, 상술한 바와같이, 전달 대기 행렬내에서의 결합 동작은 생략된다.

가상 회로의 셀이 전송하는데 사용되어 왔기 때문에, 동일한 가상 회로의 소정의 후속 셀의 전달을 개시하는 것이 유지된다. 표(FAVR)로 부터 얻어진 상기 가상 회로의 식별자(FVF)를 사용하면, 버퍼 점유표(FCVR) 및 속도표(FCVV)는 판독된다. 버퍼 점유표(FCVR)은 가상 회로 버퍼 메모리내에 대기중인 셀의 수를 나타낸다. 이러한 수가 크면 클수록 가상 회로의 셀의 전달 속도가 빨라진다. 다시 말하면, 그들 사이의 기간이 짧아진다. 예를 들면, 표(FCVV)는 한개의 가상 회로 버퍼 메모리의 점유 레벨에 각각 관련된 2개의 지시자(indv1 및 indv2)를 공급한다. 이러한 지시자들은 가상 회로의 다음 셀이 전달되기 전에, 경과해야 하는 셀 시간의 수일 수 있다. 점유도가 낮은 경우(예를 들어, 버퍼 메모리 용량의 절반치와 동등한 셋트 임계치 이하의 FFB), 지시자(indv1)이 적용된다. 제어 장치(MC)는 합(ntc+indv1)을 계산하고 표(FAVE)를 어드레스하는데 이 합이 사용된다. 이러한 셀 시간에 관련된 최종 가상 회로의 식별자(FAL)은 표(FCVN)을 어드레스하는데 사용되고, 이러한 어드레스에서 어드레스(ntc)의 표(FAVE)로부터 판독, 관련된 가상 회로의 식별자(FAF)내에 기입하는데 사용된다. 다음에, 새로운 어드레스(FAL)과 같이, 후자의 식별자는 어드레스(ntc+indv1)의 표(FAVE)내에 기입된다. 동일한 어드레스의 비트(FAV)가 필요하다면, 대기 행렬이 공백 상태가 아닌 것을 나타내도록 보충된다. 이러한 동작은 셀 시간(ntc+indv1)에 가상 회로를 결합시킨다. 물론, 셀 시간(ntc+indv2)등과 밀접하게 관련하여 가상 회로 버퍼 메모리의 점유도가 높지 않으면, 지시자(indv2)가 적용될 수 있고, 이러한 가상 회로의 결합을 발생시킬 수 있다. 지시자(indv1, indv2)등에 의해 지정된 셀들 사이의 간격은 가상 회로의 전송 속도를 허용할 수 있다. 이러한 간격은 처리량이 낮은 가상 회로 일지라도 문제되지 않을 정도의 N이라면 적당하다.

상술한 바와 같이, 본 발명에 따른 조절자 장치의 추가 형태는 제2도에 점선 박스 형태로 도시되어 있다. 이것은 최소한 한개의 계수 지시자(CPT1, CPT2)등을 내장하는 가상 회로당 한 위치를 갖는 표(FCVC)이다. 이러한 메모리는 전송 대기 행렬[표(FAVR)]에 의해 공급된 지시자(FVF)를 사용하여 셀이 전달될 경우에 어드레스된다. 표(FCVR)로 부터의 지시자(FFB)에 의해 지시된 바와같이, 가상 회로 버퍼 메모리내에 대기중인 셀의 수에 따라서 계수 지시자(CPT1)은 감소 또는 증가된다. 버퍼 메모리의 점유도가 낮거나, 예를 들어 간격 지시자(indv1)을 사용하게 될 경우에는 계수자(CPT1)은 감소된다(0으로만 떨어진다). 점유도가 높아질 경우에는 증가한다. CPT2와 같은 다른 유사한 계수 지시자들은 높은 점유한계에 관련될 수 있다. 각각의 추가 계수 지시자는 이것의 선행자(predecessors)에 관련된 용량을 감소시킬 수 있다. 그러므로, 이러한 여러가지 계수 지시자는 소정 레벨에서의 입력회로 처리량의 평균 존래량, 즉 처리량-시간 한계 곡선을 정하는 이러한 계수 지시자 셋트를 각각 나타낸다. 가상 회로 처리량이 소정의 레벨에서 장기간 유지될 경우, 대응하는 계수 지시자는 최대치에 도달한다. 이때, 처리량이 대응 계수지시자의 계수 용량을 정하고, 소자를 정렬하므로써 소정 레벨에서 평균치로서 유지될 수 있는 시간에 대한 위임 한계를 적용하는 것은 간단하므로, 상기 레벨의 계수 지시자가 최대 레벨에 도달하는 경우, 상기 레벨에 정상적으로 적용되는 간격 지시자(예를 들어, indv2)를 적용하는 대신에 낮은 출력 처리량에 기인하는 것을 대신하여 간격 지시자(예를 들어, indv1)가 선택된다. 이것은 입력 처리량이 감소되지 않은 경우, 버퍼 메모리의 점유도가 신속하게 증가하고, 이와 같은 여분 셀의 후속 거절이 발생할 수 있다.

요약하면, 각 입력 셀은, 그것이 속하는 가상 회로의 버퍼 메모리내에 기억된다. 출력 셀은 순차적으로 번호가 매겨진 셀 시간으로 전송된다. 셀 시간 대기 행령은 각 셀 시간에 관련된다. 전송 대기 행렬은 출력 채널에 관련된다. 그것은 셀 시간 대기 행렬에 의해 공급된다.

소정의 가상 회로의 제1 입력 셀이 도달한 후에 셀 시간의 대기 행렬내에 가상 회로를 먼저 기입되게 한다. 셀 시간에 도달되면, 대응 셀 시간 대기 행렬은 전송 대기 행렬의 종료에 가산된다. 셀 시간이 전달 대기 행렬내로 복귀하면, 가상 회로는 출력 셀로서 전송되는 당해의 셀을 공급한다.

가상 회로 처리량이 낮은 경우, 각각의 셀은 후속 셀 도달전에, 모든 셀이 상술한 바와 같이 프로세스되고, 입력셀이 도달하도록 재 전송되는 결과로서 재전송된다.

이전 셀이 재전달되기 전에 셀이 도달되자 마자, 이러한 제2 셀이 간단히 버퍼 메모리에 기억된다. 제1 셀이 재전달 되는 경우에, 제2셀의 존재는 가상 회로가 가상 회로에 지정된 속도 지시자에 기인하여 특정 미래 셀 시간의 대기 행렬내에 기입되게 한다. 그러므로, 제2 셀은 제1 셀에 관련하여 특정 최소 간격으로 재전달될 수 있다. 필요하다면, 초기에 기술된 프로세싱이 복귀될 때 까지 후속 셀들에게도 상술한 방식과 동일한 방식이 적용될 수 있다. 최소 간격을 제공하므로써, 기술된 시스템은 처리량 최대치를 제거하는 가상 회로의 처리량을 조정한다. 최소 간격으로서가 아니라 특정 평균 간격으로서 전송된 셀에 전달하는 것은 간단한 일이다.

상술한 바와 같이, ntc+indv1 또는 ntc+indv2(ntc는 현재의 셀 시간을 나타낸다)의 식이 아니라, NTC(i+1)=NTCi+indv1, 또는 NTCi+indv2(NTCi는 현재의 셀과 이미 관련있는 셀 시간이다)의 식을 사용하여, 현재의 셀을 전송하는 시간으로 후속 셀의 전송에 대하여 가상 회로에 관련된 셀 시간을 결정하는 것은 충분하다. 목적을 달성하기 위해, 표(FCVF)와유사한 추가 표내에 정보(NTCi)를 유지하고, NTC(i+1)를 계산할때 판독하는 것이 충분하다. 이러한 방식으로 동일한 가상 회로의 연속적인 셀은 indv1 또는 indv2에 의해 일정하게 격설된 셀 시간으로 할당될 수 있으므로, 일정한 간격의 평균에 기초하고 셀 시간 대기 행렬의 불규칙성에 의해서만 영향을 받는 실제 간격으로 전송된다. 물론, NTC(i+1)에 대한 상기 식은 현재의 셀 시간(ntc)후에 셀 시간을 지정하는 값을 공급할 경우에만 적용할 수 있다. 이러한 이유 때문에, 이것은 모든 경우에 적용되도록 값[NTC(i+1)]을 교정하기 위한 수단이 제공될 수 있다.

부수적으로, 특별히 동적 메모리 관리 장치(GMT)를 사용하므로써, 가상 회로의 버퍼 메모리가 가상으로 충전되도록 충분히 커질 수있다. 또한, 이러한 상태에 도달할 때 소정의 여분 셀이 간단히 무시되도록 하는 설비를 제조하는 것이 가능하다. 이것은 간단한 벙법으로, 예를 들어, 지시자(FFL+1)이 지시자(FFE)와 동등한지를 검사한 다음, 다른 방법으로 대응 가상 회로 버퍼 메모리내에 데이타를 과기입하는 기입 동작을 방지하므로써 달성된다. 또한, 상술한 제2 셀이 속한 셀 시간의 결정은 예를 들어, 가상 회로 버퍼 메모리의 점유에 의해 가상 회로의 처리량을 식으로 표현할 수 있다. 이러한 점유도가 안정 상태인 경우, 입력 처리량의 허용양, 및 입력 처리량의 증가는 입력 처리량의 제한된 증가에 반영된다. 따라서, 이러한 시스템은 처리량 최대치가 클지라도 처리량을 조정할 수 있다. 처리량의 측정으로서 버퍼 메모리의 점유를 선택하는 것만이 용이하다. 처리량은 그밖의 다른 다수의 방법으로 측정될 수 있다.

수신 논리(LR), 전손 논리(LE), 메모리 관리 장치(GMT) 및 제어 장치(MC)는 논리형 데이터 프로세싱 장치이다. 이것은 당해 분야에 숙련된 기술자들이 알고 있는 것으로 더 이상 상세하게 기술하지 않겠다. 본 기술의 현재 상태에 있어서, 이러한 장치 수행은 본 분야에 숙련된 기술자들에게 널리 공지되어 있다. 그것은 다중 링크의 처리량을 허용하는 언급된 동작을 수행하기 위해 유효한 시간에 정합된 성능을 제공하는 프로그램된 프로세서를 사용하는데에 기인하고 있다. 성능에 의한 요구 조건에 따르면, 프로세서의 수가 프로세서들 사이의 기술된 동작을 분배함으로써, 더 많이 또는 더 적게 제공될 수 있다. 또한, 이러한 종류의 장치는 다중 입력 채널 및 다중 출력 채널에 유익하게 동작할 수 있다. 또한, 비동기 시분할 다중 채널 스위치를 관련시키거나 사용할 수 있다.

이와 마찬가지로, 명백히 공지된 초기 동작에 대해서는 종래 기술 분야에 공지된 동작의 일부분이므로, 더 이상 언급하지 않았다..

제3도의 장치는 제1도 및 제2도의 장치의 변형예이므로 동일한 부분에는 동일한 참고 부호를 붙였다. 이러한 장치는 클럭(HG), 셀계수자(CTC), 메모리 영역(FAVE, FAVR, FCVC, FCVN, FCVF 및 FCVV), 및 제어 수단(MC)를 포함한다.

셀이 입력 채널(mrt)상에 수신될 때 클럭(HG)는 신호(CV)를 공급하고, 수신 논리(LR)은 셀 헤더로부터 얻어진 셀이 속한 가상 회로의 식별자(NCV)를 링크(LLR)상에 공급하며, 계수자(CTC)는 셀 시간 간격의 수(ntc)를 공급한다. 이에 응답하여, 제어 장치(MC)는 가상 회로의 식별자(NCV)를 사용하여 표(FCVF)판독하고, 이미 수신되고 아직까지 프로세스되지 않은 가상 회로의 셀의 수(FFB)를 얻는다. 이러한 수는 증가된 다음, 동일한 기억 장소에 기입된다.

수(FFB)는, 예를 들어, 증가되기 전에 검사된다. 수(FFB)가 0과 같지 않을 경우, 특정 작용은 불필요하다. 평가 프로세싱을 실행하는 셀의 수는 1의 수에 의해 간단히 증가된다.

수(FFB)가 0과 같을 경우, 그렇지 않은 상태에서 계수자(FFB)가 이상적인 경우, FFB가 무시되면, 수신된 셀이 속한 가상 회로는 평가 프로세싱을 위한 셀 시간으로 할당된다. 이러한 목적을 달성하기 위해 제어 장치(MC)는 가상 회로 식별자(NCV)를 대기 행렬 표(FAVE)내에 기입한다. 제어 장치(MC)는, 예를 들어, 상수 값을 가산하므로써 계수자(CTC)에 의해 공급된 현재 셀 시간 숫자로부터 유도된 어드레스 지시자(NTC)를 사용하여 표(FAVE)를 어드레스한다. 이러한 어드레스 지시자(NTC)에 의해 지정된 표(VAVE)내의 위치에 있어서, 제어 장치(MC)는 상기 셀 시간에 이미 할당된 제1 가상 회로의 식별자(FAF), 상기 셀 시간에 이미 할당된 최종 가상 회로의 식별자(FAL) 및 비트(FAV)를 판독한다. 제어 장치(MC)는 새로운 식별자(FAL)로서 당해의 가상 회로의 수(NCV)를 기억한다. 또한, 식별자(FAL)은 표(FCVN)을 어드레스 하고, 결합 지시자(FFN)으로서 식별자 (NCV)를 식별자(FAL)내에 기입하는데 사용된다. 그러나, 비트(FAV)가 대기 행렬이 공핍 상태인 것을 나타내는 경우, 판독 동작은 생략되고, 식별자 (NCV)는 식별자(FAF)로서 어드레스(NTC)에서의 표(FAVE)내에 기입된다. 비트(FAV)는 대기 행렬이 공백 상태가 아님을 나타내도록 보충된다.

그러므로, 당해의 가상 회로의 수는 미래 셀 시간, 식별자(FAF)인 개시 시간, 및 식별자(FAL)인 종료 시간에 관련된 대기 행렬내에 결합되는데, 이러한 결합은 가상 회로수를 표(FCVN)내에 기입하므로써 실제로 표현된다. 이러한 방법은 종래의 방법이다.

선택적으로, 상수 값을 현재 셀 시간 수(ntc)에 가산하므로써 선택된 미래 셀 시간내에 가상 회로 식별자를 결합하는 대신에 선택적인 방법으로서, 표(FCVV)는 판독되고, 당해의 가상 회로에 속해 있는 소정 위치로부터 공급하고, 가상 회로수(NCV)에 응답하여 현재 셀 시간수(ntc)에 가산되는 속도 지시자(indv1을 판독한다. 그 다음에, 합(ntc+indv1)는 어드레스(NTC)를 제공한다. 가상 회로 처리량이 낮을 경우에 적용될 셀 간격의 값일 수 있는 속도 지시자(indv1)은 계수자(FFB)를 감소시키는 저속도에 적합하도록 사용된다.

본 발명은 계수자(FFB)의 상태를 검사하는 것과 관련하여, 처리량이 계속해서 너무 높을 경우에 계수자(FFB)에 의해 도달된 극단 위치를 검출 하도록 제공한다. 이러한 맨끝단의 위치를 검사하기 위한 제어 수단(MC)는 수신 논리에 전송되는 신호(exc)를 제공하기에 적합하다. 이것은 당해의 가상 회로의 허가된 처리량을 초과하는 것을 나타내기 위해, 인출 링크상에 전달되기 전에 입력 다중 링크로부터 수신된 상기 가상 회로의 다음 셀을 변형시키는데 사용된다.

수신된 모든 셀은 상술된 동작을 발생시킨다. 가상 회로의 계수자(FFB)가 이상적인 경우에 도달하는 가상 회로의 제1 셀은 상술한 방식으로 결합된다. 계수자가 이상적인 상태가 아닌 경우에 도달하는 후속 셀은 상기 방식으로는 결합되지 않는다. 그것들은 평가 프로세스의 부분에서 기술한 바와 같이 최후에 상이하게 결합된다.

각자의 셀 시간에 있어서, 제어 수단(MC)는 하나의 필수 요소가 가상회로의 계수자(FFB)를 감소시키는 계산 프로세스를 수행한다. 계수자(CTC)에 의해 제공된 수(ntc)를 사용하여, 제어 장치(MC)는 표(FAVR)을 판독한다. 지시자(FVF)는 계수자(FFB)가 무시되지 않은, 다시 말하면, 평가 프로세싱이 아직 실행되지 않은 셀을 제공하는 가상 회로를 지정한다. 이러한 지시자는 표(FCVF)를 판독하는데 사용되고, 계수자(FFB)는 감소된다. 이러한 프로세스에 의해서, 계수자는 0으로 감소될 수 있고, 가상 회로를 셀 시간의 대기 행렬내에 다시 결합시킬 필요가 없다.

동일 지시자(FVF)는 결합 표(FCVN)을 어드레스하는데 사용된다. 이러한 표는 다음의 가상 회로를 프로세싱하기 위해 새로운 지시자(FVF)로서 나타낸 어드레스로서 표(FAVR)내에 기입되는 전달 대기 행렬내의 후속 가상 회로의 식별자(FFN)을 제공한다. 그러므로, 표(FAVR 및 FCVN)의 조합은 평가 프로세싱을 필요로 하는 가상 회로의 리스트를 제공한다. 대기 행렬이 공핍 상태인 경우, 프로세싱은 전혀 실행되지 않는다.

제어 장치(MC)는, 대기 행렬이 공핍 상태인지를 비트(FVL)이 나타내는 한 당해의 셀 시간에 관련된 가상 회로의 대기 행렬의 개시시에 식별자(FAF) 및 대기 행렬의 종료시에 식별자(FAL)을 판독하도록 수(ntc)를 사용하여 대기 행렬 표(FAVE)를 어드레스한다. 표(FAVR)로부터 얻어진 식별자(FVL)은 표(FCVN)을 어드레스하는데 사용된다. 식별자 (FAF)는 표(FCVN)의 당해의 어드레스에 기입되고, 식별자(FAL)은 표(FAVR)내에 새로운 지시자(FVL)로서 기입된다. 비트(FAV)는 단지 대기 행렬이 공핍 상태인 것을 나타내기 위한 표(FAVE)만을 판독한 위치내에서 보충된다. 이것은 당해의 셀 시간에 관련된 모든 대기 행렬을 평가 프로세싱이 요구되는 가상 회로의 대기 행렬내에 결합시킨다. 상기 결합은 프로세스 하기 위한 대기 행렬을 프로세스하기 전에 대신하여 실행될 수 있다.

물론, 표(FAVE)내에서 초기에 판독된 비트(FAV)가 당해의 셀 시간 대기 행렬이 공핍 상태인 것을 나타내는 경우, 상술한 바와 같이 프로세싱 대기 행렬내에서의 결합 동작은 생략된다.

평가 프로세싱이 가상 회로에서 실행되기 때문에, 이것은 동일한 가상회로에 대한 초기 가능한 후속 평가 프로세싱을 유지한다. 표(FAVR)로부터 얻어진 상기 가상 회로의 식별자(FVF)를 사용하면, 계수자 표(FCVF) 및 속도 표(FCVV)는 판독된다. 계수자 표(FCVF)는 계산이 대기중인 가상 회로의 셀의 수를 나타낸다. 이러한 수가 높아지면 높아질수록 가상회로의 계수자(FFB)가 감소되어야만 하는 비율로 높아진다. 다시 말하면, 감소 동작들사이의 기간이 짧아진다. 예를 들면, 표(FCVV)는 가상 회로의 처리량이 한 레벨에 각각 관련된 2개의 지시자(indv1 및 indv2)를 제공한다. 이러한 지시자들은 가상 회로의 계수자(FFB)가 다시 감소되기 전에 경과해야 하는 셀 시간의 수일 수 있다. 처리량이 낮으면, 지시자(indv1)이 적용된다. 제어 장치(MC)는 합(ntc+indv1)을 계산하여, 표(FAVE)를 어드레스하는데 사용한다. 이러한 셀 시간에 관련된 최종 가상 회로의 식별자(FAL)은 표(FCVN)을 어드레스하는데 사용되고, 이러한 어드레스에서 관련된 가상 회로의 식별자(FAF)내에 기입하고, 어드레스(ntc)의 표(FAVE)로부터 판독하는데 사용된다. 그 다음에, 이러한 판독 식별자는 어드레스(ntc+indv1)의 표(FAVE)내에 새로운 어드레스(FAL)로서 기입된다. 동일한 어드레스에서의 비트(FAV)는 필요한 경우, 대기 행렬이 공핍 상태가 아닌 것을 나타내기 위해 보충된다. 이러한 동작들은 가상 회로를 셀시간(ntc+indv1)에 결합시킨다. 물론, 가상 회로의 처리량이 높아지면, 지시자(indv2)는 적용될 수 있고, 근접한 셀 시간(itc+indv2)등에 관련되는 상기 가상 회로를 결합하게 한다. 지시자(indv1, indv2)등에 의해 지정된 간격은 가상 회로의 전달 속도를 허용한다. 이러한 간격은 처리량이 낮은 가상 회로일지라도 문제되지 않는 N과 거의 같다.

상술한 바와 같은 본 발명에 따른 조절자 장치의 추가 형태는 제3도에 점선 박스로 도시되어 있다. 그것은 최소한 한 계수 지시자(CPT1, CPT2)등을 내장하는 가상 회로당 한 위치를 갖는 표(FCVC)이다. 이러한 메모리는 프로세싱 대기 행렬[표(FAVR)]에 의해 공급된 지시자(FVF)를 사용하여 셀이 프로세스될 때 어드레스된다. 계수 지시자(CPT1)은 표(FCVR)의 계수자(FFB)에 의해 나타낸 바와 같이, 가상 회로로부터 수신되고 아직까지 평가되지 않은 셀들의 수에 따라서 감소되거나 증가된다. 계수자(FFB)에 의해 제공된 수가 작을 경우, 계수자(CPT1)은 감소되어(0으로만 떨어진다) 공간 지시자(indv1)을 사용하게 한다. 이러한 수가 높은 경우, 계수자 CPT1은 증가한다. 다른 유사한 계수 위치는 높은 처리량에 관련된다. 각자의 추가 계수 지시자는 이것의 선행자에 관련하여 감소된 용량을 갖고 있다. 그러므로, 이러한 여러 가지 계수 지시자들은 소정 레벨에서 입력 회로의 처리량의 평균 존재량, 즉 처리량-시간 제한 곡선을 정하는 상기 계수 지시자들의 셋트를 각각 나타낸다. 소정 레벨에서 가상 회로 처리량이 장기간 유지되는 경우, 대응 계수 지시자는 최대치에 도달할 수 있다. 그다음, 처리량이 대응 계수 지시자의 계수 용량을 정하고, 소자를 정렬하므로써 소정 레벨에서 평균적으로 유지될 수 있는 시간에 대한 의무 한계를 적용하는 것은 간단한 것이므로, 상기 레벨의 계수 지시자가 최대치에 도달하는 경우, 상기 레벨에 정상적으로 적용하는 간격 지시자(예를 들어, indv2)를 적용하는 대신에 간격 지시자(예를 들어, indv1)는 낮은 감소율로 발행하는 대신으로 선택된다. 가상 회로의 계수자(FFB)는 입력 처리량이 감소되지 않은 경우에 신속하게 계수될 수 있고 여분 셀의 후속 거절이 발생한다.

요약하면, 각각의 입력 셀은 셀이 속하는 가상 회로의 계수자(FFB)를 증가시키므로써 계산된다. 셀 시간 대기 행렬은 각각의 셀 시간에 관련된다. 계산 대기 행렬은 모든 다중 링크에 관련된다. 그것은 셀 시간 대기 행렬에 의해 제공된다.

소정의 가상 회로의 제1 입력 셀은 가상 회로가 셀이 도달한 후에 실 시간의 대기 행렬내에 먼저 기입되게 한다. 상기 셀 시간이 도달되는 경우, 대응 셀 시간 대기 행렬은 종료 평가 대기 행렬에 가산된다. 셀 시간 대기 행렬이 평가 대기 행렬로 복귀하면, 가상 회로가 평가되고, 상기 프로세싱은 상기 가상 회로의 계수자(FFB)를 감소시키고 상기 가상 회로의 적절한 계수 지시자들은 증·감시킬 때 초기에 존재한다.

가상 회로 처리량이 낮은 경우, 가상 회로의 각각의 입력 셀은 가상 회로의 계수자(FFB)가 이상적인 상태를 유지하는 결과로서 다음 셀이 도달하기 전에 평가된다.

관리 장치(도시 하지 않음)은 표(FCVF)의 계수자의 상태의 시간-시간으로부터 취할 수 있다. 소정의 계수자가 이상적인 경우, 상기 장치는 가상 회로의 처리량이 속도 지시자(indv1)의 형태로 가상 회로에 관련된 최소 처리량 미만인 것을 포함할 수 있다.

높은 처리량을 공급하는 가상 회로에 있어서, 계수자(FFB)는 이상적인 상태이다. 그 밖의 다른 속도 지시자가 전혀 사용되지 않는 경우, 계수자(FFB)의 상태는 속도 지시자(indv1)에 의해 정해진 처리량에 관련하여 가상 회로의 초과 처리량을 표현한다(셀의 수로서 표현한다). 계수자의 용량은 이에 관련하여 공차(tolerance)의 확장을 특징으로 한다. 처리량이 초과되는 경우, 입력 셀은 이것의 극단 위치에서 계수자(FFB)를 발견한다. 이것은 신호(exc)가 여분 셀로서 상기 셀을 특징지우도록 공급되게 한다.

예를 들어, 상기 가상 회로의 계수자(FFB)에 의해 도달된 상태 범위의 함수로서 가상 회로의 관찰된 처리량의 함수로서 다중 속도 지시자를 사용하는 것이 1이 아니라, 소수의 처리량 임계치의 교차점(crossing)를 평가할 수 있게 한다. 셀의 수로서 표현된, 교차된 각각의 새로운 처리량 임계치에서 낮은 계수자의 상태, 즉 상기 임계치를 초과하는 확장 상태를 유지하는 수는 가상 회로가 선행자보다 낮은 공차를 각각 갖는 증가 처리량을 공급하도록 허용되는 사실을 표현하는 가상 회로 처리량-초과쌍으로 되게 각각의 시간을 떨어뜨린다. 관리 장치에 의한 계수자의 판독은 상술한 최소 임계치에 대하여 가상 회로의 처리량을 평가하게 되지만, 계수자의 변화 상태를 조절하는 상기 가상 회로용 속도 지시자에 따른 해석을 요한다.

계수 지시자(CPT1, CPT2)등의 추가는 소정 레벨에서 가상 회로 처리량의 지속성이 처리량 평가시에 포함될 수 있다.

처리량을 평가하는 선택적인 방식은 지금부터 기술하겠다. 이전 셀이 제2 셀을 수행된 평가 프로세싱을 행하기 전에 실 도달은 간단하게 즉시 계수된다. 제1 셀에 의해 요구된 프로세싱이 완료되면, 계수자(FFB)에 의해 보유된 계수내의 제2 셀의 존재는 가상 회로가 가상 회로에 지정된 현재 셀 시간 및 속도 지시자로부터 결정된 미래 셀 시간의 대기 행렬내에 기입되게 한다. 그러므로, 제2 셀은 셀 시간에 관련하여 특정 최소 간격을 갖는 평가 프로세싱으로 상승시킨다. 이와 마찬가지로 상술한 프로세싱으로 복귀될때까지 필요한 경우에 후속 셀이 적용된다. 이것은 최소 간격으로서가 아니라 특정 평균 간격을 수신된 셀이 대한 프로세싱 동작으로 제공하는 것은 간단한 방식일 수 있다. 상술한 바와 같은 ntc+indv1 또는 ntc+indv2와 같은 식(ntc는 현재 셀 시간을 지정한다)을 사용하는 것이 아니라, NTC(i+1)=NTCi+indv1 또는 NTCi+indv2와 같은 식(NTCi는 가상회로가 이미 할당되는 셀 시간이다)을 사용하는 현재 셀을 프로세스는 시간에서 후속 셀의 프로세싱에 가상 회로가 관련되는 셀 시간을 결정하는 것이 충분한다. 이러한 목적을 달성하기 위해, 표(FCVF)와 유사한 추가 표내에 정보(NTCi)를 보유하고, NTC(i+1)을 계산할 때 정보를 판독하는 것이 충분하다. 이러한 방식에 있어서, 동일 가상 회로의 연속 셀은 indv1 또는 indv2에 의해 규칙적으로 격설된 셀 시간을 할당하므로, 규칙적인 간격에 평균적으로 기초하여 실제 간격으로 프로세스 될 수 있고, 불규칙한 셀 시간 대기 행렬에 의해서만 영향을 받는다. 물론, 상기 식(NTC(i+1)]은 현재 셀 시간(ntc)후에 셀 시간을 지정하는 값을 공급한 경우에만 응용할 수 있다. 이러한 이유 때문에, 값 [NTC(i+1)]이 모든 경우에 적용될 수 있도록 정정하기 위한 수단이 제공될 수 있다.

수신 논리(LR) 및 제어 장치(MC)는 반드시 논리형 데이터 프로세싱 장치여야 한다. 이들에 대한 상세한 설명은 더 이상 불필요하다고 사료된다. 본 분야의 현재 상태에 있어서, 수신 논리 및 제어 장치의 실행은 본 분야에 숙련된 기술자들이라면 알 수 있다. 이것은 다중 링크의 처리량을 허용하는 상기 동작을 달성하기 위해 유효 시간에 정합된 성능을 제공하는 프로그램된 프로세서의 사용에 기초를 두고 있다. 성능에 의한 필요 조건에 따르면, 프로세서의 수는 수신 논리와 제어 장치사이에 기술한 동작을 분배하는데도 더 크거나 작게 제공될 수 있다. 또한, 이러한 종류의 장치는 다중 입력 채널 및 다중 출력 채널의 이점으로 적절하게 동작한다. 지금까지는 비동기 시분할 다중 채널 스위치에 관련된 이의 사용에 대해 기술하였다.

이와 마찬가지로, 본 분야에 널리 공지된 초기 동작에 대해서는 언급하지 않았고, 이의 실시도 종래 기술의 일부분이다.

일반적으로, 지금까지 기술한 실시예는 본 발명의 범위 및 첨부된 특허 청구의 범위내에서만 제한된다.

Claims (22)

1. 가상 회로 식별자로서 사용될 수 있는 목적지 지시자를 내장하는 헤더를 포함하는 입력 비동기 시분할 다중 채널(mtr)의 입력셀이 다수의 가상 회로 버퍼 메모리(MA1, MA2, ... MAn)을 포함하는 셀 메모리(MT)에 루팅되는 비동기 시분할 다중 전송 채널에 의해 반송된 가상 회로의 처리량을 조절하기 위한 장치로서, 각각의 셀은 셀이 속해있는 상기 가상 회로에 관련된 가상 회로 버퍼 메모리 내에 기억되며, 출력 비동기 시분할 다중 채널(mte)의 출력 셀이 동일 가상회로 버퍼 메모리(MA1, MA2, ... MAn)에서 판독되는 가상 회로 처리량 조절 장치에 있어서, 상기 동일 가상 회로 버퍼 메모리로부터의 셀들이 적어도 상기 가상 회로에 지정된 간격만큼 평균적으로 격설되는 순서로 버퍼 메모리에서 출력 링크상에 전송될 셀이 판독되게 하는 제어 수단(MC)를 포함하는 것을 특징으로 하는 장치.
2. 제1항에 있어서, 상기 출력 셀이 상기 출력 비동기 시분할 다중 전송 채널로 전송되는 연속 기간에 대응한 셀 시간이 순환식으로 번호가 매겨지고(ntc), 셀 시간 대기 행렬(FAVE, FCAN)이 별도의 수를 갖고 있는 각각의 셀 시간으로 할당되며, 상기 특정기간에 상응하는 동일 가상 회로의 연속 셀의 전송이 최소한 상기 특정 기간만큼 격설된 상기 셀 시간 대기 행렬 내에서 상기 가상 회로를 식별하는 식별자(FAF, FAL, FFN)을 기입하므로써 달성되고; 자신의 수에의해 식별된 각각의 셀 시간에 있어서, 상기 수에 대응하는 셀 시간의 대기 행렬의 내용이 전송 대기 행렬(FAVR, FCVN)으로 전송되고, 전송 대기 행렬의 각각의 가상 회로 지시자(FAF, FVL, FFN)이 출력 비동기 시분할 다중 전송 채널(mte)로 전송되는 셀을 갖고 있는 가상 회로의 버퍼 메모리 내에서 차례대로 판독하는데 사용되는 것을 특징으로 하는 장치.
3. 제2항에 있어서, 출력 셀이 전송될 때, 그리고 셀이 속하는 가상 회로의 버퍼 메모리가 최소한 한 개의 다른 셀을 내장하는 경우, 상기 가상 회로을 식별하는 지시자가, 상기 특정 기간이 얻어지도록 상기 출력 셀을 갖고 있는 상기 가상 회로에 부착된 속도 지시자(FCVV, indv1)에 기초하여 선택되는 셀 시간 대기 행렬(FAVE, FCVN)내에 기입되는 것을 특징으로 하는 장치.
4. 제3항에 있어서, 출력 셀이 전송될 때, 그리고 셀이 속하는 가상 회로의 버퍼 메모리가 최소한 한 개의 다른 셀을 내장하는 경우, 상기 가상 회로를 식별하는 지시자가, 상기 출력셀을 갖는 상기 가상 회로에 부착된 속도 지시자 (FCVV, indv1, indv2), 및 상기 가상 회로의 관측된 처리량에 따른 데이터(FCVR, FFB)에 기초하여 선택되는 셀 시간 대기 행렬(FAVE, FCVN) 내에 기입되는 것을 특징으로 하는 장치.
5. 제3항 또는 제4항에 있어서, 입력 셀이 수신될 때, 그리고 상기 입력 셀이 속해 있는 가상 회로의 버퍼 메모리가 소정의 다른 셀을 내장하지 않은 경우, 상기 가상 회로를 식별하는 지시자가 현재 셀 시간에 따라 결정되는 셀 시간 대기 행렬(FAVE, FCVN)내에 기입되는 것을 특징으로 하는 장치.
6. 제3항 또는 제4항에 있어서, 입력 셀이 수신될 때, 그리고 상기 입력 셀이 속하는 가상 회로의 버퍼 메모리가 소정의 다른 셀을 내장하지 않은 경우, 상기 가상 회로를 식별하는 지시자가 현재 셀 시간, 및 당해의 가상 회로에 부착된 속도 지시자(indv1)에 기초하여 결정되는 셀 시간 대기 행렬(FAVE, FCVN)내에 기입되는 것을 특징으로 하는 장치.
7. 제4항에 있어서, 상기 처리량 종속 데이터 (FFB)가 당해의 셀의 가상 회로의 버퍼 메모리의 점유 측정치(measure)인 것을 특징으로 하는 장치.
8. 제7항에 있어서, 가상 회로의 버퍼 메모리의 최소한의 충전도에 있어서, 상기 점유도가 초과한 경우에 상기 가상 회로에 속하는 각각의 셀이 전송될 때 증가되고, 상기 점유도가 도달하지 못한 경우에는 감소되며, 처리량 조절자 장치의 출력에서 상기 가상 회로의 셀의 큰 간격에 관련하여 속도 지시자(indv1)을 사용하게 하는 것에 주요하여 상기 점유도가 초과되는 경우에 도달된 최대치를 갖고 있는 계수 지시자(CPT1, CPT2)가 제공되는 것을 특징으로 하는 장치.
9. 제3,4,7,8항 중 어느 한 항에 있어서, 출력 셀이 전송될 때, 그리고 셀이 속하는 가상 회로의 버퍼 메모리가 최소한 한 다른 셀을 내장하는 경우, 상기 가상 회로를 식별하는 식별자가 현재 셀 시간(ntc)에 기초하여 선택되는 셀 시간 대기 행렬(FAVE, FCVN)내에 기입되는 것을 특징으로 하는 장치.
10. 제3,4,7,8항 중 어느 한 항에 있어서, 출력 셀이 전송될 때, 그리고 셀이 속하는 가상 회로의 버퍼 메모리가, 할당을 위해 아이덴티티가 기억되어 있는 전송된 출력 셀이 사전에 할당된 셀 시간에 기초하여 선택되는 시간 대기 행렬(FAVE, FCVN)내에 기입되는 것을 특징으로 하는 장치.
11. 가상 회로 식별자로서 처리될 수 있는 목적지 지시자를 내장하는 헤더를 포함하는 입력 비동기 시분할 다중 채널(mtr)의 입력셀이, 가상 회로의 상기 각각의 입력 셀에 대해 증가하고, 상기 입력 셀이 휴지 상태(rest condition)가 아닌 경우에 주기적으로 감소되는 각각의 가상 회로에 할당된 계수자(FFB)에 의해 계수되는 비동기 시분할 다중 전송 채널에 의해 반송된 가상 회로의 처리량을 평가하는 장치에 있어서, 입력 셀이 상기 입력 비동기 시분할 다중 전송 채널로 수신되는 동안의 연속 기간에 대응하는 일렬 번호가 붙여진 셀 시간(ntc)를 정하는 클럭 수단 (HG, CV, CTC); 각각의 셀 시간에 지정된 셀 시간 대기 행렬(FAF, FAL, FAV)를 정하는 대기 행렬 수단(FAVE, FCVN); 식별자를 대응 셀 시간 대기 행렬내에 기입하므로써 셀 시간에 할당 가능한 가상 회로; 및 상기 셀 시간 대기 행렬(FAF, FAL, FAV)의 내용을 사용하고, 각각의 셀 시간 동안, 프로세스될 가상 회로를 식별하고, 상기 가상회로에 속하는 계수자(FFB)를 감소시킬 수 있으며, 계수자가 유휴상태(idle)가 아닌 경우의 소정의 가상 회로가 상기 셀 시간의 도달에 의해 감소될 소정의 셀 시간에 할당되는(FAVE) 어레인지먼트를 더 포함하는 제어 수단(MC)를 포함하는 것을 특징으로 하는 장치.
12. 제11항에 있어서, 상기 제어 수단(MC)은, 각각의 셀 시간내에 셀 시간에 관련된 셀 시간 대기 행렬의 내용이 프로세싱 대기 행렬(FAVR, FCVN)으로 전송되고, 상기 프로세싱 대기 행렬의 각각의 가상 회로 식별자(FAF, FVL, FFN)은 자신이 지정한 가상 회로의 계수자(FFB)를 차례대로 감소시키는데 사용되도록, 되어 있는 것을 특징으로 하는 장치.
13. 제12항에 있어서, 상기 제어 수단(MC)은, 가상 회로의 계수자(FFB)가 감소된 후, 및 상기 계수자가 유휴 상태에 도달되지 않은 경우, 당해의 가상 회로에 부착된 속도 지시자(FAVV, indv1)을 고려하여 선택되는 셀 시간 대기 행렬(FAVE, FCVN)내에 상기 가상 회로의 식별자가 기입되도록, 되어 있는 것을 특징으로 하는 장치.
14. 제13항에 있어서, 상기 제어 수단(MC)은, 가상 회로의 계수자(FFB)가 감소된 후, 및 상기 계수자가 유휴 상태로 도달되지 않은 경우, 상기 가상 회로의 식별자가 당해의 가상 회로에 부착된 속도 지시자(FCVV, indv1)을 고려하여 선택되는 셀 시간 대기 행렬(FAVE, FCVN), 및 상기 가상 회로의 관측된 처리량에 따른 데이터(FCVR, FFB)내에 기입되도록, 되어 있는 것을 특징으로 하는 장치.
15. 제13항 또는 제14항에 있어서, 상기 제어 수단(MC)은, 입력 셀이 수신 될 때, 그리고 상기 가상 회로의 계수자가 유휴상태인 경우, 상기 가상 회로의 식별자가 당해의 가상 회로에 부착된 속도 지시자(FAVV, indv1)을 고려하여 선택되는 셀 시간 대기 행렬(FAVE, FCVN)내에 기입되도록, 되어 있는 것을 특징으로 하는 장치.
16. 제13항 또는 제14항에 있어서, 상기 제어 수단(MC)은, 입력 셀이 수신 될 때, 그리고 상기 가상 회로의 계수자가 유휴상태인 경우, 상기 가상 회로의 식별자를 당해의 가상 회로에 부착된 속도 지시자(FCVV, indv1)을 고려하여 선택되는 셀 시간 대기 행렬(FAVE, FCVN), 및 상기 가상 회로의 관측된 처리량에 따른 변하는 데이터(FCVR, FFB)내에 기입되도록, 되어 있는 것을 특징으로 하는 장치.
17. 제14항에 있어서, 상기 처리량에 따른 상기 데이터가 당해의 가상 회로의 계수자(FFB)에 의해 점유된 위치 (position)인 것을 특징으로 하는 장치.
18. 제17항에 있어서, 계수 지시자(CPT1, CPT2)가 각각이 가상 회로에 제공되고, 제어 수단(MC)은, 상기 계수자 상태가 선정된 상태의 범위내에 있는 경우에 가상 회로의 상기 계수자(FFB)가 감소될 때 상기 계수 지시자가 증가되고, 상기 계수자 상태가 상기 상태 범위 미만인 경우에 상기 계수 지시자가 감소되도록, 되어 있는 것을 특징으로 하는 장치.
19. 제18항에 있어서, 계수 지시자(CPT1, CPT2)은, 상기 상태 범위가 다수의 기저(majorigy basis)에 도달되는 경우에 도달된 최대치를 갖고 있고, 상기 제어 수단은, 상기 계수자가 결정되는 속도의 감소에 대응하는 속도 지시자(indv1)을 사용하게 하는 수단을 더 포함하는 것을 특징으로 하는 장치.
20. 제13,14,17,18,19항 중 어느 한 항에 있어서, 상기 제어 수단(MC)은, 가상 회로 계수자(FFB)가 결정될 때, 그리고 상기 계수자가 휴지 상태로 복귀되지 않은 경우, 셀이 속하는 가상 회로의 식별자가 현재 셀 시간(ntc)에 기초하여 선택되는 셀 시간 대기 행렬(FAVE, FCVN)내에 기입되도록, 되어 있는 것을 특징으로 하는 장치.
21. 제13,14,17,18,19항 중 어느 한 항에 있어서, 상기 제어 수단(MC)은, 가상 회로 계수자(FFB)가 결정될 때, 그리고 상기 계수자가 휴지 상태에 도달되지 않은 경우, 셀이 속한 가상 회로의 식별자가, 할당을 위해 식별자가 기억되어 있는 당해 가상 회로가 사전에 할당되어 있는 셀 시간에 기초하여 선택되는 셀 시간 대기 행렬(FAVE, FCVN)내에 기입되도록, 되어 있는 것을 특징으로 하는 장치.
22. 제19항에 있어서, 가상 회로의 계수자가 나중에 오버슈팅되는 것을 방지하고, 상기 가상 회로의 처리량이 초과하는 것을 나타내는 신호를 전송하게 하도록 상기 가상 회로의 계수자가 극단 위치에 도달되는 것을 검출하기 위한 수단이 제공되는 것을 특징으로 하는 장치.